[發明專利]應用列信號線的遠端電路的存儲器電路結構

有效

• 申請號: 201711421080.8
• 申請日: 2017-12-25
• 公開（公告）號: CN109961822B
• 公開（公告）日: 2021-05-25
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C29/00
• 分類號: G11C29/00
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 張臻賢;武晨燕

本發明提供一種存儲器電路結構，包括存儲陣列、多條列信號線、驅動單元以及下拉電路，存儲陣列包括多個存儲單元，多個存儲單元陣列分布。列信號線與沿直線縱向分布的多個存儲單元連接，并具有近端和遠端。驅動單元連接于列信號線的近端，用于通過列信號線驅動所述存儲單元。下拉電路連接于列信號線的遠端，使列信號線的遠端嵌位在低電平。本發明的技術方案可以實現在存儲器電路結構中的某條列信號線發生故障時，不會影響其他列信號線的正常工作，從而可以改善存儲器的性能，提高存儲器的良率。

技術領域

本發明涉及半導體存儲器技術領域，尤其涉及一種應用列信號線的遠端電路的存儲器電路結構。

背景技術

存儲器包括陣列分布的多個存儲單元以及多條列信號線，其中，列信號線連接驅動單元以及沿直線縱向分布的存儲單元，也就是說，列信號線貫穿多個存儲單元從驅動單元(近端)一直延伸到遠端，因此，列信號線非常長，容易發生故障，如完全斷裂、部分斷裂或部分短路。

當列信號線完全斷裂時，測試過程容易檢測出該問題，存儲器需要直接報廢。當列信號線部分斷裂時，會顯示出很大的電阻特性，導致存儲器性能變差，時序性變差。當列信號線部分短路時，可能導致其他的信號或電源或地線上會出現一個大電阻的連接特性，影響存儲器性能。

假設某條列信號線發生部分斷裂或部分短路的故障，當相鄰的列信號線被選中時，由于相鄰列信號線之間會發生電容耦合，故障的列信號線的遠端會被拉高，從而影響相鄰的列信號線的正常工作；當該故障的列信號線被選中時，雖然它的近端被快速拉高或拉低，但其遠端由于大電阻特性，很難被拉低，從而影響其他沒有故障的列信號線的正常工作。

發明內容

為了解決或緩解現有技術中的一項或更多項技術問題，本發明實施例提供一種存儲器電路結構，包括：

存儲陣列，包括多個存儲單元，所述多個存儲單元陣列分布；

多條列信號線，所述列信號線與沿直線縱向分布的多個所述存儲單元連接，并具有近端和遠端；

驅動單元，連接于所述列信號線的近端，用于通過所述列信號線驅動所述存儲單元；以及

下拉電路，連接于所述列信號線的遠端，使所述列信號線的遠端嵌位在低電平。

在一些實施例中，所述下拉電路包括下拉電阻，所述下拉電阻一端連接于所述列信號線的遠端，另一端接地。

在一些實施例中，所述下拉電阻的電阻值的范圍在5千歐至10千歐之間，包括端點值。

在一些實施例中，所述下拉電路包括MOS晶體管，所述MOS晶體管連接于所述列信號線的遠端，當所述MOS晶體管導通時，所述列信號線的遠端嵌位在低電平。

在一些實施例中，所述存儲器電路結構還包括控制檢測電路，所述控制檢測電路的輸入端連接于所述列信號線的遠端，所述控制檢測電路的輸出端連接于所述MOS晶體管的柵極，所述控制檢測電路用于檢測所述列信號線是否故障，當檢測到所述列信號線故障時，控制所述MOS晶體管導通。

在一些實施例中，所述MOS晶體管包括NMOS晶體管，所述NMOS晶體管的源極連接于所述列信號線的遠端，所述NMOS晶體管的漏極接地；以及所述控制檢測電路的輸出端連接于所述NMOS晶體管的柵極，當檢測到所述列信號線故障時，所述控制檢測電路輸出高電平信號。

在一些實施例中，所述控制檢測電路包括：

PMOS晶體管，所述PMOS晶體管的柵極連接于第一控制信號，所述PMOS 晶體管的源極連接于電源電壓，所述PMOS晶體管的漏極連接于所述列信號線的遠端；

邏輯與門，具有兩個輸入端，所述兩個輸入端分別連接于所述PMOS晶體管的漏極以及第二控制信號；以及