[發(fā)明專利]大容量存儲器電路的3D錯層堆疊封裝結構

在審

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• 申請日: 2017-12-22
• 公開（公告）號: CN108183098A
• 公開（公告）日: 2018-06-19
• 發(fā)明（設計）人: 趙鶴然
• 申請（專利權）人: 中國電子科技集團公司第四十七研究所
• 主分類號: H01L25/065
• 分類號: H01L25/065
• 代理公司: 沈陽科苑專利商標代理有限公司 21002
• 代理人: 許宗富;周秀梅

本發(fā)明公開了一種大容量存儲器電路的3D錯層堆疊封裝結構，屬于電子產品封裝技術領域。該封裝結構包括儲存器芯片、膠粘劑、鍵合絲、基板和外殼；所述儲存器芯片為多個，采用垂直錯層堆疊方式形成3D芯片組，各儲存器芯片之間采用膠粘劑粘接；所述3D芯片組采用膠粘劑粘接在基板上，基板采用膠粘劑固定在外殼上；所述3D芯片組與基板之間、3D芯片組與外殼之間、儲存器芯片與儲存器芯片之間均采用鍵合絲完成電連接。本申請芯片之間采用垂直錯層堆疊方式，不但提高了儲存容量，還可以滿足國內尖端行業(yè)對儲存器產品的高可靠性需求。

技術領域

本發(fā)明涉及電子產品封裝技術領域，具體涉及一種大容量存儲器電路的3D錯層堆疊封裝結構。

背景技術

存儲器電路在太空數(shù)據(jù)存儲、高端電子對抗、網絡信息安全、分布式計算、高速數(shù)據(jù)采集、大數(shù)據(jù)存儲、工業(yè)智能化等領域被廣泛使用，特別是衛(wèi)星和火箭上，對大容量、高可靠存儲器電路的需求越來越大。我國的存儲器電路產品，一般以單芯片封裝或者多芯片2D封裝為主，有效存儲容量與封裝面積的比例不高，不能滿足尖端行業(yè)對大容量存儲的需求。一些封裝廠商采用多芯片3D堆疊封裝的方法，可以大幅度提高存儲容量與封裝面積的比例，但目前國內的提出的3D封裝方案基本上都是以塑封為主，塑封方案雖然在存儲容量上有所提升，但由于塑封自身特點，在可靠性上存在不足之處?？傊?，現(xiàn)階段國內產品很難同時滿足航空航天等領域的對存儲器產品的大容量和高可靠需求。

發(fā)明內容

本發(fā)明的目的在于提供一種大容量存儲器電路的3D錯層堆疊封裝結構，該結構以陶瓷外殼完成存儲器芯片的3D堆疊封裝，與現(xiàn)有技術中產品相比，不但提高了儲存容量，還可以滿足國內尖端行業(yè)對儲存器產品的高可靠性需求。

為實現(xiàn)上述目的，本發(fā)明所采用的技術方案如下：

一種大容量存儲器電路的3D錯層堆疊封裝結構，包括儲存器芯片、膠粘劑、鍵合絲、基板和外殼；所述儲存器芯片為多個，采用垂直錯層堆疊方式形成3D芯片組，各儲存器芯片之間采用膠粘劑粘接；所述3D芯片組采用膠粘劑粘接在基板上，基板采用膠粘劑固定在外殼上；所述3D芯片組與基板之間、3D芯片組與外殼之間、儲存器芯片與儲存器芯片之間均采用鍵合絲完成電連接。該封裝結構還包括蓋板，所述蓋板與外殼之間形成密封的封裝體，3D芯片組封裝于所述封裝體內。

所述垂直錯層堆疊方式是指各存儲器芯片沿垂直方向上堆疊，相鄰存儲器芯片在水平方向錯開，且各存儲器芯片的中心點在垂直方向上重合(同軸)。所述封裝結構中，各存儲器芯片的PAD點均設計在芯片上相對的兩側。

所述存儲器芯片的數(shù)量至少為2個，兩個相鄰芯片錯開后，要保證既露出芯片PAD點，也有足夠大的粘接面。

所述存儲器芯片設計為長方形，其長度比寬度大至少4mm，以保證錯開后能露出芯片PAD點。

所述存儲器電路中各芯片的連接關系為：各存儲器芯片之間為并聯(lián)關系；每個存儲器芯片的電源(VCC)并聯(lián)在一起；每個存儲器芯片的地(GND)并聯(lián)在一起；每個存儲器芯片的信號線Signal 1、Signal 2、Signal 3、……、Signal N并聯(lián)在一起；每個存儲器芯片的使能端Select 1、Select 2、Select 3、……、Select N單獨引出。

所述膠粘劑為環(huán)氧樹脂膠、聚氨酯、硅膠或合金焊料片；所述鍵合線為鋁硅絲、金絲、鋁絲或銅絲；所述基板為PCB基板或陶瓷基板；所述外殼為陶瓷管殼、金屬管殼或塑封材料；所述蓋板為金屬蓋板或陶瓷蓋板。

所述基板與外殼為一體化結構，或者為相互獨立的兩個組裝；所述外殼與蓋板之間的密封為平行縫焊、焊料環(huán)低溫燒結密封、激光焊接或儲能焊密封方式。

本發(fā)明的優(yōu)點和有益效果如下：