[發明專利]三維存儲器控制電路

有效

• 申請號: 201711385604.2
• 申請日: 2012-03-26
• 公開（公告）號: CN107863122B
• 公開（公告）日: 2021-05-11
• 發明（設計）人: M.海姆;J.S.霍伊;D.阮;A.葉
• 申請（專利權）人: 英特爾公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C7/18;G11C8/14
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 姜冰;楊美靈

一種集成電路包括存儲器陣列、分成至少兩個子電路以控制存儲器陣列的字線電路、和分成至少兩個子電路以控制存儲器陣列的位線電路。字線子電路和位線子電路至少部分地重疊存儲器陣列的單獨的各自區域。

技術領域

當前主題通常涉及半導體存儲器裝置。尤其是，當前主題涉及具有三維設計的存儲器裝置。

背景技術

半導體存儲器裝置可包括在更大規模集成電路或獨立集成電路中的存儲單元塊。雖然傳統存儲器裝置在二維陣列中構建單元，但是一些裝置可構建單元的三維陣列。在一些三維閃速存儲器中，NAND串可縱向地構建，在相互的頂部堆放串的單獨場效應晶體管（FET），使得串從襯底延伸出。這種結構在閃速存儲器裝置中提供非常高的位密度。

支持電路，例如線驅動器、讀出放大器、地址解碼器和其它這種電路仍可利用使用不由存儲器陣列所覆蓋的襯底區域的更傳統的布局技術進行構建。雖然支持電路可具有多個材料（例如摻雜硅、多晶硅、金屬、氧化硅或其它材料）層，這種設計仍可稱為具有二維布局，因為它們通常不具有在彼此頂部堆疊的有源裝置（像三維存儲器陣列）。

附圖說明

并入并構成說明書部分的附圖說明了各種實施例。連同概述一起，附圖用來解釋各種原理。在附圖中：

圖1A和1B描述具有在存儲器陣列下面的控制電路的存儲器陣列的頂視圖的框圖；

圖2是具有在存儲器陣列下面的控制電路的三維存儲器陣列的一部分截面側視圖；

圖3是具有在存儲器陣列下面的控制電路的三維存儲器陣列的一部分的等距視圖；

圖4是電子系統的實施例的框圖；以及

圖5是構造存儲器裝置的方法的流程圖。

具體實施方式

在下面詳細描述中，多種詳細描述通過實例的方式進行說明以便提供有關教導的全面理解。然而，當前教導可不需細節而進行實踐對于本領域的技術人員是顯而易見的。在其它實例中，已知的方法、程序和部件已經在相對在高級別進行描述而無細節，以便避免當前概念的不需要的模糊方面。大量描述的術語和短語在本公開的各種實施例的描述中使用。這些描述的術語和短語用于傳達通常公認的含義給本領域的技術人員，除非在本說明書中給出不同定義。現在詳細參考下面附圖和討論說明的實例。

圖1描述具有在存儲器陣列100下面的控制電路121-124的存儲器陣列100的頂視圖的框圖。存儲器陣列100可為存儲器裝置或一些其它類型的集成電路的一部分。存儲器陣列100可利用三維（3D）電路進行構建，使得存儲單元在襯底的頂部進行構建。這種3D電路技術可將襯底用作用于存儲器陣列的機械基底而不將襯底自身用于存儲器陣列的電路。各種類型的存儲器可使用這種技術，該各種類型的存儲器包括但不限于，浮柵閃速存儲器、電荷俘獲閃速存儲器、相變存儲器、具有開關的相變存儲器、電阻式存儲器和雙向存儲器。可使用能夠在控制電路頂部上構造的任何存儲器技術，包括如鐵電晶體管隨機存取存儲器（FeTRAM）、納米線技術的新興技術或其它未來技術。一種使用3D技術的類型的存儲器為堆疊的NAND閃存，其以NAND方式以垂直堆疊布線堆疊多個浮柵或電荷俘獲閃速存儲單元。然后陣列100可利用堆疊建立。各種其它類型存儲器可使用用于存儲器陣列100的各種其它組織。

存儲器裝置包括除存儲器100之外的各種另外的電路。這些電路可包括地址解碼器、線驅動器、讀出放大器、電荷泵、狀態機或各種其它類型電路。在傳統芯片平面布置圖中，另外的電路位于存儲器芯片上的存儲器陣列100的旁邊，這使得存儲器芯片的裸晶尺寸大于陣列100。如果使用傳統二維（2D）布局，則不存在這種設計的備選并且使用3D技術的多種設計繼續使用相似的平面布置圖。但是如果存儲器陣列100不將襯底用于陣列電路，則可能為至少一些另外的電路使用存儲器陣列100下面的區域，即使存儲器100為2D存儲器陣列。