[發(fā)明專利]三維存儲器控制電路

有效

• 申請?zhí)枺?/td>: 201711385604.2
• 申請日: 2012-03-26
• 公開（公告）號: CN107863122B
• 公開（公告）日: 2021-05-11
• 發(fā)明（設(shè)計）人: M.海姆;J.S.霍伊;D.阮;A.葉
• 申請（專利權(quán)）人: 英特爾公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C7/18;G11C8/14
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 姜冰;楊美靈

1.一種集成電路，包括：

具有在X維和Y維中延伸的背表面的襯底；

三維存儲器陣列，包括從所述襯底的所述背表面在Z方向延伸的縱向存儲器單元；

第一控制電路，構(gòu)建在所述襯底上并至少部分地位于所述三維存儲器陣列的第一象限之下；

第一組控制線，耦合到所述第一控制電路、耦合到所述三維存儲器陣列的所述第一象限、并且耦合到所述三維存儲器陣列的第二象限，其中所述第一組控制線通過在所述Z方向上穿過所述三維存儲器陣列的至少一個層面的通孔來耦合到所述第一控制電路；

第二控制電路，構(gòu)建在所述襯底上并至少部分地位于所述三維存儲器陣列的所述第二象限之下；以及

第二組控制線，耦合到所述第二控制電路、耦合到所述三維存儲器陣列的所述第二象限、并且耦合到所述三維存儲器陣列的第三象限。

2.如權(quán)利要求1所述的集成電路，其中所述第一組控制線基本上垂直于所述第二組控制線。

3.如權(quán)利要求1所述的集成電路，其中所述縱向存儲器單元包括NAND存儲器單元、浮柵閃速存儲器單元、電荷俘獲閃速存儲器單元、相變存儲器單元、電阻式存儲器單元或者雙向存儲器單元。

4.如權(quán)利要求1所述的集成電路，其中縱向存儲器單元的所述三維存儲器陣列包括：

硅體，耦合到在所述硅體底部部分的源極線和在所述硅體頂部部分的位線；

源極控制柵，由源極控制線來控制；以及

漏極控制柵，由漏極控制線來控制。

5.如權(quán)利要求4所述的集成電路，包括：

所述第一組控制線是字線；以及

所述三維存儲器陣列包括數(shù)量為N的縱向存儲器單元，每個所述縱向存儲器單元耦合到所述字線中的至少一個字線。

6.如權(quán)利要求1所述的集成電路，其中所述第一控制電路包括線驅(qū)動器電路。

7.如權(quán)利要求1所述的集成電路，其中所述第二控制電路包括讀出放大器電路。

8.如權(quán)利要求1所述的集成電路，其中所述第一控制電路的大部分位于所述三維存儲器陣列的所述第一象限之下。

9.如權(quán)利要求1所述的集成電路，包括通過互連耦合到所述第二控制電路的所述第二組控制線，所述第二組控制線通過在所述Z方向上穿過所述三維存儲器陣列的至少一個層面的通孔來耦合到所述互連。

10.如權(quán)利要求1所述的集成電路，進(jìn)一步包括：

第三控制電路，構(gòu)建在所述襯底上并至少部分地位于所述三維存儲器陣列的所述第三象限之下；

第三組控制線，耦合到所述第三控制電路、耦合到所述三維存儲器陣列的所述第三象限、并且耦合到所述三維存儲器陣列的第四象限，其中所述第三組控制線通過在所述Z方向上穿過所述三維存儲器陣列的至少一個層面的通孔來耦合到所述第三控制電路；

第四控制電路，構(gòu)建在所述襯底上并至少部分地位于所述三維存儲器陣列的所述第四象限之下；以及

第四組控制線，耦合到所述第四控制電路、耦合到所述三維存儲器陣列的所述第四象限、并且耦合到所述三維存儲器陣列的所述第一象限。

11.如權(quán)利要求10所述的集成電路，其中所述第一組控制線基本上平行于所述第三組控制線，并且基本上垂直于所述第二組和第四組控制線。

12.如權(quán)利要求10所述的集成電路，包括：

所述第一組控制線和所述第三組控制線是字線；以及

所述第二組控制線和所述第四組控制線是位線。

13.如權(quán)利要求12所述的集成電路，包括：

所述第一控制電路和所述第三控制電路是線驅(qū)動器電路；以及

所述第二控制電路和所述第四控制電路是讀出放大器電路。