[發明專利]一種用于鋁制程芯片的均勻去層方法

有效

• 申請號: 201711375704.7
• 申請日: 2017-12-19
• 公開（公告）號: CN108091561B
• 公開（公告）日: 2020-02-07
• 發明（設計）人: 單書珊;喬彥彬;馬強;李建強
• 申請（專利權）人: 北京智芯微電子科技有限公司;國網信息通信產業集團有限公司;國家電網公司
• 主分類號: H01L21/311
• 分類號: H01L21/311;H01L21/3213;H01L21/67
• 代理公司: 11279 北京中譽威圣知識產權代理有限公司
• 代理人: 李曉康;張相午

本發明公開了一種用于鋁制程芯片的均勻去層方法，包括：獲取芯片的層厚度信息，層厚度信息包括金屬布線層厚度、介質通孔層厚度和阻擋層厚度；根據層厚度信息和刻蝕速率確定第一刻蝕時間，并在預設的刻蝕氣體內刻蝕第一阻擋層，第一阻擋層為位于金屬布線層外表面側的阻擋層；利用橡皮磨除金屬布線層；在刻蝕氣體內刻蝕第二阻擋層，第二阻擋層為位于金屬布線層內表面側的阻擋層。該方法將橡皮作為磨除金屬布線層的工具，可以選擇性刻蝕鋁，避免了過孔現象和邊緣效應。

技術領域

本發明涉及芯片失效分析技術領域，特別涉及一種用于鋁制程芯片的均勻去層方法。

背景技術

芯片是由多層金屬布線結構與介質通孔層結構構成，而金屬布線層為三層相同結構，如圖1所示，其中M1-M6分別表示六個層，M1為最靠近機器層的第一層，以此類推。當芯片內部失效時，需要對芯片逐層去層以分析失效原因；而進行芯片電路細節分析時，同樣需要對芯片逐層去層以觀察芯片內部結構。芯片去層是指將芯片的金屬層及金屬層上的介質通孔層(或鈍化層)平整的移除，失效分析領域需保證失效區域的平整性，而芯片電路細節分析領域則需要保證整個芯片的平整性。

現有技術分為兩大方向：刻蝕磨拋法主要應用于失效分析領域，通過RIE(Reactive Ion Etching，反應離子刻蝕)刻蝕介質通孔層(或鈍化層)，再通過CMP(Chemical Mechanical polishing，化學機械研磨)方式研磨金屬層及阻擋層(鈦Ti)，直至整層磨除；該方法的特點是邊緣效應非常重，容易導致芯片表面錯層(芯片表面不是同一層金屬層)，但不會引入其他影響芯片狀態的因素?？涛g腐蝕磨拋法主要應用于電路細節分析領域，通過RIE刻蝕介質通孔層(或鈍化層)，使用酸液或堿液反應鋁層，再使用CMP方式研磨阻擋層，直至整層磨除；該方法由于分析的芯片均合格品，僅需要對芯片內部信息保留完成即可，所以引入酸堿等化學物質只要對芯片細節電路分析無影響即可。該方法的特點是邊緣效應程度視工程師能力而定，存在較大的不確定，同時酸堿反應時容易導致掉孔(通孔腐蝕)，影響芯片電路細節分析。

在實現本發明過程中，發明人發現現有技術中至少存在如下問題：

刻蝕磨拋法主要問題是邊緣效應過重導致的錯層問題，由于CMP磨拋過程中，邊緣磨拋速度始終大于中間磨拋速度，而需要磨除的金屬層比較厚以及阻擋層比較耐磨，所以在去層過程中，由于邊緣的磨拋速度遠大于中間金屬的磨拋速度，從而邊緣金屬層處于比較低層次，即出現錯層。經長期實驗證實，幾乎每磨除兩層金屬就會導致邊緣金屬層和中間金屬層相差一層。如芯片出現相距距離較大的兩個失效點時，該方法存在很大的弊端。

刻蝕腐蝕磨拋法主要問題是容易導致掉孔問題和邊緣效應問題。掉孔問題是由于使用酸液或堿液反應鋁層時，如酸堿溶液的濃度、溫度、反應時間把控不當時容易出現通孔被腐蝕的現象，即掉孔。掉孔會導致工程師在提取電路時無法有效判斷金屬線之間的連接關系，影響電路功能判斷。邊緣效應問題是使用CMP磨拋阻擋層過程中，邊緣磨拋速度始終大于中間磨拋速度，所以在去層過程中會導致層層傳遞的現象，當累積到一定程度時，邊緣金屬層上的介質層就會比芯片中間金屬層的介質層薄很多，容易導致邊緣孔被磨除甚至錯層。由于電路細節分析需要非常完整的整層效果，所以，磨拋很大程度上受工程師的經驗影響，可控度比較低。

公開于該背景技術部分的信息僅僅旨在增加對本發明的總體背景的理解，而不應當被視為承認或以任何形式暗示該信息構成已為本領域一般技術人員所公知的現有技術。

發明內容

本發明的目的在于提供一種用于鋁制程芯片的均勻去層方法，從而克服現有的缺陷。