[發(fā)明專利]半導(dǎo)體存儲(chǔ)裝置

有效

• 申請(qǐng)?zhí)枺?/td>: 201711373310.8
• 申請(qǐng)日: 2017-12-19
• 公開（公告）號(hào): CN108231118B
• 公開（公告）日: 2023-09-05
• 發(fā)明（設(shè)計(jì)）人: 小川絢也
• 申請(qǐng)（專利權(quán)）人: 拉碧斯半導(dǎo)體株式會(huì)社
• 主分類號(hào): G11C16/08
• 分類號(hào): G11C16/08
• 代理公司: 北京集佳知識(shí)產(chǎn)權(quán)代理有限公司 11227
• 代理人: 舒艷君;李洋

本發(fā)明提供半導(dǎo)體存儲(chǔ)裝置，與以往相比縮短預(yù)解碼時(shí)間。包括：預(yù)解碼電路，對(duì)被輸入的地址信號(hào)進(jìn)行解碼生成與地址信號(hào)所示出的第一地址對(duì)應(yīng)的第一預(yù)解碼信號(hào)；控制信號(hào)生成電路，基于地址信號(hào)生成表示是將第一地址作為訪問對(duì)象還是將與第一地址連續(xù)的下一個(gè)地址亦即第二地址作為訪問對(duì)象的控制信號(hào)；以及選擇電路，基于控制信號(hào)，選擇地輸出第一預(yù)解碼信號(hào)或者與第二地址對(duì)應(yīng)的第二預(yù)解碼信號(hào)。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置。

背景技術(shù)

作為用于向半導(dǎo)體存儲(chǔ)裝置(半導(dǎo)體存儲(chǔ)器)進(jìn)行高速訪問的接口之一，已知有利用并行總線的接口。在利用并行總線的情況下，與周邊設(shè)備的連接需要連接至少十幾根信號(hào)線，所以難以實(shí)現(xiàn)裝置的高集成化以及封裝的小型化。另一方面，雖然利用串行總線的半導(dǎo)體存儲(chǔ)裝置與利用并行總線的裝置相比較通信速度降低，但能夠?qū)崿F(xiàn)裝置的高集成化以及封裝的小型化。近年，在基于串行通信方式的半導(dǎo)體存儲(chǔ)裝置中進(jìn)行了用于使高速訪問成為可能的各種開發(fā)。例如，通過將存儲(chǔ)單元陣列分割為多個(gè)存儲(chǔ)體，并同時(shí)對(duì)各存儲(chǔ)體發(fā)送指令，能夠在各存儲(chǔ)體同時(shí)執(zhí)行特定的操作，從而縮短訪問時(shí)間。

作為涉及具備多個(gè)存儲(chǔ)體的半導(dǎo)體存儲(chǔ)裝置的技術(shù)，例如專利文獻(xiàn)1記載了具有包括能夠同時(shí)訪問的兩個(gè)存儲(chǔ)體的存儲(chǔ)單元陣列、和控制對(duì)存儲(chǔ)單元陣列的數(shù)據(jù)的寫入以及讀出的控制器的半導(dǎo)體存儲(chǔ)裝置。在上述的半導(dǎo)體存儲(chǔ)裝置中，如以下那樣進(jìn)行數(shù)據(jù)的讀出動(dòng)作。

首先，控制器對(duì)針對(duì)指令鎖存使能信號(hào)進(jìn)行響應(yīng)接受的讀出指令進(jìn)行解讀，接下來，對(duì)地址鎖存使能信號(hào)進(jìn)行響應(yīng)將列地址以及行地址放置于地址寄存器。接下來，控制器判定讀出的列地址信息是否屬于存儲(chǔ)體的左側(cè)頁(yè)的列地址范圍。控制器在判定為讀出的列地址屬于左側(cè)頁(yè)的情況下，設(shè)定為標(biāo)志＝0，在判定為讀出的列地址屬于右側(cè)頁(yè)的情況下，設(shè)定標(biāo)志＝1。接下來，控制器預(yù)設(shè)讀出模式。

接下來，控制器對(duì)指令鎖存使能信號(hào)進(jìn)行響應(yīng)接受讀出開始指令，并判定該指令使第一讀出命令，還是第二讀出命令。控制器在該指令是第一讀出命令的情況下，使字線選擇電路執(zhí)行選擇一個(gè)存儲(chǔ)體的第n個(gè)字線并且選擇另一個(gè)存儲(chǔ)體的第n+1或者n－1個(gè)字線的第一讀出動(dòng)作。另一方面，控制器在該指令為第二讀出命令的情況下，使字線選擇電路執(zhí)行選擇一個(gè)存儲(chǔ)體的第n個(gè)字線并且選擇另一個(gè)存儲(chǔ)體的第n個(gè)字線的第二讀出動(dòng)作。通過字線的選擇，進(jìn)行左右頁(yè)的讀出。轉(zhuǎn)送到頁(yè)緩沖的數(shù)據(jù)通過使頁(yè)地址自加1依次連續(xù)地轉(zhuǎn)送到數(shù)據(jù)寄存器。

專利文獻(xiàn)1：日本特開2012－190501號(hào)公報(bào)

在利用SPI(Serial?Peripheral?Interface：串行外設(shè)接口)等串行接口的半導(dǎo)體存儲(chǔ)裝置中，與時(shí)鐘信號(hào)同步地依次從存儲(chǔ)區(qū)的連續(xù)的地址進(jìn)行數(shù)據(jù)的讀出。在這樣的串行通信方式的半導(dǎo)體存儲(chǔ)裝置中，在連續(xù)的地址中的前面的地址所對(duì)應(yīng)的存儲(chǔ)區(qū)的讀出開始位置與下一個(gè)地址所對(duì)應(yīng)的存儲(chǔ)區(qū)的前端位置接近的情況下，有與該下一個(gè)地址對(duì)應(yīng)的存儲(chǔ)區(qū)的前端位置的讀出的時(shí)機(jī)延遲，而無法使數(shù)據(jù)的讀出與時(shí)鐘信號(hào)同步的擔(dān)心。

為了避免該問題，在串行通信方式的半導(dǎo)體存儲(chǔ)裝置中，將存儲(chǔ)單元陣列分割為兩個(gè)存儲(chǔ)體，在一個(gè)存儲(chǔ)體中從與輸入地址對(duì)應(yīng)的存儲(chǔ)區(qū)讀出數(shù)據(jù)，在另一個(gè)存儲(chǔ)體中從與輸入地址的下一個(gè)地址對(duì)應(yīng)的存儲(chǔ)區(qū)讀出數(shù)據(jù)。

圖1是表示如上述那樣，用于從與輸入地址連續(xù)的下一個(gè)地址進(jìn)行數(shù)據(jù)的讀出的以往的預(yù)解碼器的構(gòu)成的一個(gè)例子的框圖，該預(yù)解碼器包括內(nèi)部地址生成電路501、預(yù)解碼電路502以及緩沖電路503。內(nèi)部地址生成電路501基于輸入的地址信號(hào)AD生成內(nèi)部地址信號(hào)ADx，并將其供給至預(yù)解碼電路502。預(yù)解碼電路502生成對(duì)內(nèi)部地址信號(hào)ADx進(jìn)行預(yù)解碼后的預(yù)解碼信號(hào)PD，并將其供給至緩沖電路503。緩沖電路503對(duì)預(yù)解碼信號(hào)PD進(jìn)行緩沖，并將其作為輸出信號(hào)D供給至后段的解碼器(未圖示)。