[發明專利]半導體存儲裝置有效
| 申請號： | 201711373310.8 | 申請日： | 2017-12-19 |
| 公開（公告）號： | CN108231118B | 公開（公告）日： | 2023-09-05 |
| 發明（設計）人： | 小川絢也 | 申請（專利權）人： | 拉碧斯半導體株式會社 |
| 主分類號： | G11C16/08 | 分類號： | G11C16/08 |
| 代理公司： | 北京集佳知識產權代理有限公司 11227 | 代理人： | 舒艷君;李洋 |
| 地址： | 日本神*** | 國省代碼： | 暫無信息 |
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| 摘要： | |||
| 搜索關鍵詞： | 半導體 存儲 裝置 | ||
1.一種半導體存儲裝置，其特征在于，包括：
預解碼電路，對被輸入的地址信號進行解碼生成與上述地址信號所示出的第一地址對應的第一預解碼信號；
控制信號生成電路，基于上述地址信號生成表示是將上述第一地址作為訪問對象還是將與上述第一地址連續的下一個地址亦即第二地址作為訪問對象的控制信號；以及
選擇電路，基于上述控制信號，選擇地輸出上述第一預解碼信號或者與上述第二地址對應的第二預解碼信號，
上述地址信號由多個比特構成，并從高階比特開始依次輸入到上述預解碼電路，
上述預解碼電路在被輸入了比上述地址信號的最低階比特高的比特的時刻，開始上述第一預解碼信號的生成，
上述控制信號生成電路在被輸入了比上述地址信號的最低階比特高的比特的時刻，生成上述控制信號。
2.根據權利要求1所述的半導體存儲裝置，其特征在于，
上述第一預解碼信號由多個比特構成，
上述第二預解碼信號是使上述第一預解碼信號的各比特的值位移至其它的位后的信號。
3.根據權利要求2所述的半導體存儲裝置，其特征在于，
上述選擇電路包括：
多個輸入端子，被輸入上述第一預解碼信號的各比特的值；
多個輸出端子，輸出上述第一預解碼信號或者上述第二預解碼信號的各比特的值；以及
多個開關電路，基于上述控制信號切換上述多個輸入端子與上述多個輸出端子的連接。
4.根據權利要求3所述的半導體存儲裝置，其特征在于，
上述選擇電路還包括與上述多個輸出端子的各個連接的緩沖電路。
5.根據權利要求1～4中任一項所述的半導體存儲裝置，其特征在于，
包括具有多個存儲體的存儲單元陣列，
上述預解碼電路、上述控制信號生成電路以及上述選擇電路與上述多個存儲體中的一個對應地設置。
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