[發明專利]基于BJT的集成電路抗靜電轉接板

有效

• 申請號: 201711352234.2
• 申請日: 2017-12-15
• 公開（公告）號: CN108321155B
• 公開（公告）日: 2021-02-02
• 發明（設計）人: 王起;劉文新
• 申請（專利權）人: 天水電子電器檢測試驗中心
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L21/762
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 李斌

本發明涉及一種基于BJT的集成電路抗靜電轉接板，該轉接板10包括：硅基襯底11、TSV孔12、隔離槽13、BJT14、插塞15、金屬互連線16、凸點17及鈍化層18；所述TSV孔12、隔離槽13及所述BJT14沿橫向依次間隔地設置于所述硅基襯底11中；其中，所述TSV孔12中填充多晶硅材料；所述隔離槽13中填充二氧化硅材料；所述插塞15設置于所述TSV孔12與所述BJT14上下表面所述金屬互連線16設置于所述TSV孔12與所述BJT14上表面的所述插塞15上；所述凸點17設置于所述TSV孔12與所述BJT14下表面的所述插塞15上；所述鈍化層18設置于所述硅基襯底11上下表面。本發明提供的基于BJT的集成電路抗靜電轉接板，通過在TSV轉接板上加工BJT作為ESD防護器件，增強了層疊封裝芯片的抗靜電能力。

技術領域

本發明涉及半導體器件設計及制造領域，特別涉及一種基于BJT的集成電路抗靜電轉接板。

背景技術

目前為止集成電路的特征尺寸已經低至7nm，在單個芯片上集成的晶體管數量已經到達百億級別，伴隨百億級別的晶體管數量的要求，片上資源和互連線長度問題成為現今集成電路領域發展的瓶頸，3D集成電路被認為是未來集成電路的發展方向，它原有電路的基礎上，在Z軸上層疊，以求在最小的面積上集成更多的功能，這種方法克服了原有集成度的限制，采用新興技術硅片通孔(Through Silicon Vias，簡稱TSV)，大幅度的提高了集成電路的性能，降低線上延遲，減小芯片功耗。

在半導體行業里面，隨著集成電路集成度的提高以及器件特征尺寸的減小，集成電路中靜電放電引起的潛在性損壞已經變得越來越明顯。據有關報道，集成電路領域的故障中有近35％的故障是由靜電釋放(Electro-Static discharge，簡稱ESD)所引發的，因此芯片內部都設計有ESD保護結構來提高器件的可靠性。然而不同芯片的的抗靜電能力不同，在三維堆疊時抗靜電能力弱的芯片會影響到封裝后整個系統的抗靜電能力，因此如何提高基于TSV工藝的3D集成電路的抗靜電能力成為半導體行業亟待解決的問題。

發明內容

為解決現有技術存在的技術缺陷和不足，本發明提出一種可以提高集成電路的抗靜電能力的轉接板。

在本發明的一個實施例中提供了一種基于雙極結型晶體管(BipolarJunctionTransistor，簡稱BJT)的集成電路抗靜電轉接板的轉接板。該轉接板(10)包括：硅基襯底(11)、TSV孔(12)、隔離槽(13)、BJT(14)、插塞(15)、金屬互連線(16)、凸點(17)及鈍化層(18)；

所述TSV孔(12)、隔離槽(13)及所述BJT(14)沿橫向依次間隔地設置于所述硅基襯底(11)中；其中，所述TSV孔(12)中填充多晶硅材料；所述隔離槽(13)中填充二氧化硅材料；

所述插塞(15)設置于所述TSV孔(12)與所述BJT(14)上下表面；

所述金屬互連線(16)設置于所述TSV孔(12)與所述BJT(14)上表面的所述插塞(15)上；

所述凸點(17)設置于所述TSV孔(12)與所述BJT(14)下表面的所述插塞(15)上；

所述鈍化層(18)設置于所述硅基襯底(11)上下表面。

在本發明的一個實施例中，所述硅基襯底(11)的摻雜濃度為10¹⁴～10¹⁷cm^-3。

在本發明的一個實施例中，在所述TSV孔(12)中，所述多晶硅材料的摻雜濃度為3×10²⁰cm^-3～5×10²¹cm^-3。