[發明專利]基于BJT的集成電路抗靜電轉接板及其制備方法

有效

• 申請號: 201711351330.5
• 申請日: 2017-12-15
• 公開（公告）號: CN108109959B
• 公開（公告）日: 2021-07-27
• 發明（設計）人: 冉文方
• 申請（專利權）人: 西安科銳盛創新科技有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/538;H01L27/02
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 李斌

本發明涉及一種基于BJT的集成電路抗靜電轉接板及其制備方法，該制備方法包括：(a)選取襯底；(b)在所述襯底中制作BJT、TVS孔及隔離溝槽；(c)在所述TSV孔與所述BJT上表面制作金屬互連線以使所述TSV孔與所述BJT相連接；(d)去除所述襯底底部部分材料，以在所述襯底底部露出所述TSV孔、所述隔離溝槽及所述BJT；(e)在所述TSV孔與所述BJT下表面制作凸點。本發明提供的基于BJT的集成電路抗靜電轉接板，通過在TSV轉接板上加工BJT作為ESD防護器件，增強了層疊封裝芯片的抗靜電能力。

技術領域

本發明涉及半導體器件設計及制造領域，特別涉及一種基于BJT的集成電路抗靜電轉接板及其制備方法。

背景技術

目前為止集成電路的特征尺寸已經低至7nm，在單個芯片上集成的晶體管數量已經到達百億級別，伴隨百億級別的晶體管數量的要求，片上資源和互連線長度問題成為現今集成電路領域發展的瓶頸，3D集成電路被認為是未來集成電路的發展方向，它原有電路的基礎上，在Z軸上層疊，以求在最小的面積上集成更多的功能，這種方法克服了原有集成度的限制，采用新興技術硅片通孔(Through Silicon Vias，簡稱TSV)，大幅度的提高了集成電路的性能，降低線上延遲，減小芯片功耗。

在半導體行業里面，隨著集成電路集成度的提高以及器件特征尺寸的減小，集成電路中靜電放電引起的潛在性損壞已經變得越來越明顯。據有關報道，集成電路領域的故障中有近35％的故障是由靜電釋放(Electro-Static discharge，簡稱ESD)所引發的，因此芯片內部都設計有ESD保護結構來提高器件的可靠性。然而不同芯片的的抗靜電能力不同，在三維堆疊時抗靜電能力弱的芯片會影響到封裝后整個系統的抗靜電能力，因此如何提高基于TSV工藝的3D集成電路的抗靜電能力成為半導體行業亟待解決的問題。

發明內容

為解決現有技術存在的技術缺陷和不足，本發明提出一種可以提高集成電路的抗靜電能力的轉接板及其制備方法。

在本發明的一個實施例中提供了一種基于雙極結型晶體管(Bipolar JunctionTransistor，簡稱BJT)的集成電路抗靜電轉接板的制備方法。該制備方法包括：

(a)選取襯底；

(b)在所述襯底中制作BJT、TVS孔及隔離溝槽；

(c)在所述TSV孔與所述BJT上表面制作金屬互連線以使所述TSV孔與所述BJT相連接；

(d)去除所述襯底底部部分材料，以在所述襯底底部露出所述TSV孔、所述隔離溝槽及所述BJT；

(e)在所述TSV孔與所述BJT下表面制作凸點。

在本發明的一個實施例中，所述襯底為N型硅基襯底。

在本發明的一個實施例中，步驟(b)包括：

(b11)采用光刻工藝，在所述襯底上制作第一待刻蝕區域；

(b12)采用干法刻蝕工藝，在所述第三待刻蝕區域刻蝕所述襯底，形成器件溝槽；

(b13)采用CVD工藝，在所述器件溝槽中淀積硅材料；

(b14)對所述硅材料進行摻雜以形成所述BJT的基區；

(b15)采用帶膠離子注入工藝，在所述基區中第一指定區域進行P+離子注入以形成基區接觸區；

(b16)采用帶膠離子注入工藝，在所述基區中第二指定區域進行N+離子注入以形成所述BJT的發射區；

(b17)采用帶膠離子注入工藝，在所述襯底中的基區下方進行N+離子注入以形成所述BJT的集電區。

在本發明的一個實施例中，步驟(b)還包括：