[發(fā)明專利]基于BJT的集成電路抗靜電轉(zhuǎn)接板及其制備方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201711351330.5
• 申請(qǐng)日: 2017-12-15
• 公開(kāi)（公告）號(hào): CN108109959B
• 公開(kāi)（公告）日: 2021-07-27
• 發(fā)明（設(shè)計(jì)）人: 冉文方
• 申請(qǐng)（專利權(quán)）人: 西安科銳盛創(chuàng)新科技有限公司
• 主分類號(hào): H01L21/768
• 分類號(hào): H01L21/768;H01L23/538;H01L27/02
• 代理公司: 西安嘉思特知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 61230
• 代理人: 李斌

1.一種基于BJT的集成電路抗靜電轉(zhuǎn)接板的制備方法，其特征在于，包括：

(a)選取襯底；

(b)在所述襯底中制作BJT、TSV孔及隔離溝槽，所述TSV孔與所述隔離溝槽的深度一致，步驟(b)包括：

(b11)采用光刻工藝，在所述襯底上制作第一待刻蝕區(qū)域；

(b12)采用干法刻蝕工藝，在所述第一待刻蝕區(qū)域刻蝕所述襯底，形成器件溝槽；

(b13)采用CVD工藝，在所述器件溝槽中淀積硅材料；

(b14)對(duì)所述硅材料進(jìn)行摻雜以形成所述BJT的基區(qū)；

(b15)采用帶膠離子注入工藝，在所述基區(qū)中第一指定區(qū)域進(jìn)行P+離子注入以形成基區(qū)接觸區(qū)；

(b16)采用帶膠離子注入工藝，在所述基區(qū)中第二指定區(qū)域進(jìn)行N+離子注入以形成所述BJT的發(fā)射區(qū)；

(b17)采用帶膠離子注入工藝，在所述襯底中的基區(qū)下方進(jìn)行N+離子注入以形成所述BJT的集電區(qū)；

(b21)采用光刻工藝，在所述襯底上制作第二待刻蝕區(qū)域與第三待刻蝕區(qū)域；

(b22)采用深度反應(yīng)離子刻蝕工藝，在所述第二待刻蝕區(qū)域與所述第三待刻蝕區(qū)域刻蝕所述襯底，分別形成所述TSV孔與所述隔離溝槽；

(b23)采用等離子增強(qiáng)化學(xué)氣相淀積工藝，在所述TSV孔與隔離溝槽內(nèi)壁淀積二氧化硅材料作為絕緣層；

(b24)采用濕法刻蝕工藝，選擇性刻蝕所述氧化層以使所述TSV孔與所述隔離溝槽的內(nèi)壁平整；

(b25)采用化學(xué)氣相淀積工藝，在所述隔離溝槽中填充二氧化硅材料；

(b26)采用物理氣相淀積工藝，在所述TSV孔中填充銅材料；

(c)在所述TSV孔與所述BJT上表面制作金屬互連線以使所述TSV孔與所述BJT相連接，其中，所述金屬互連線圍繞成螺旋狀；

(d)去除所述襯底底部部分材料，以在所述襯底底部露出所述TSV孔、所述隔離溝槽及所述BJT；

(e)在所述TSV孔與所述BJT下表面制作凸點(diǎn)；

所述隔離溝槽內(nèi)填充有SiO₂，所述BJT周邊被SiO₂絕緣層包圍，所述TSV孔內(nèi)填充有銅材料。

2.根據(jù)權(quán)利要求1所述的制備方法，其特征在于，所述襯底為N型硅基襯底。

3.根據(jù)權(quán)利要求1所述的制備方法，其特征在于，步驟(c)包括：

(c1)采用化學(xué)氣相淀積工藝，在所述TSV孔與所述BJT上表面淀積鎢材料作為第一插塞；

(c2)采用電化學(xué)鍍銅工藝，在所述第一插塞表面生長(zhǎng)銅材料作為金屬互連線以使所述TSV孔與所述BJT相連接。

4.根據(jù)權(quán)利要求1所述的制備方法，其特征在于，步驟(d)包括：

(d1)采用機(jī)械磨削工藝，對(duì)所述襯底進(jìn)行減薄處理；

(d2)采用化學(xué)機(jī)械拋光工藝，對(duì)所述襯底底部進(jìn)行平整化處理，以露出所述TSV孔、所述隔離溝槽及所述BJT。

5.根據(jù)權(quán)利要求4所述的制備方法，其特征在于，步驟(e)包括：

(e1)采用化學(xué)氣相淀積工藝，在所述TSV孔與所述BJT下表面淀積鎢材料作為第二插塞；

(e2)采用電化學(xué)鍍銅工藝，在述第二插塞表面生長(zhǎng)銅材料作為凸點(diǎn)。

6.一種基于BJT的集成電路抗靜電轉(zhuǎn)接板，其特征在于，包括襯底、TSV孔、隔離槽、BJT、插塞、金屬互連線、凸點(diǎn)及鈍化層；其中，所述集成電路抗靜電轉(zhuǎn)接板由權(quán)利要求1～5任一項(xiàng)所述的方法制備形成。