[發(fā)明專利]電子設(shè)備

有效

• 申請(qǐng)?zhí)枺?/td>: 201711350355.3
• 申請(qǐng)日: 2017-12-15
• 公開（公告）號(hào): CN108736876B
• 公開（公告）日: 2021-11-16
• 發(fā)明（設(shè)計(jì)）人: 李在仁
• 申請(qǐng)（專利權(quán)）人: 愛思開海力士有限公司
• 主分類號(hào): H03K19/003
• 分類號(hào): H03K19/003;H03K19/08;H03K19/21
• 代理公司: 北京弘權(quán)知識(shí)產(chǎn)權(quán)代理有限公司 11363
• 代理人: 李少丹;許偉群

一種電子設(shè)備可以包括脈沖延遲電路和邏輯電路。脈沖延遲電路基于命令脈沖來產(chǎn)生輸入控制脈沖。邏輯電路可以被配置為在輸入信號(hào)保持特定邏輯電平組合的同時(shí)，基于輸入控制脈沖來將來自多個(gè)輸入信號(hào)的一些輸入信號(hào)輸出為經(jīng)傳輸?shù)妮斎胄盘?hào)。邏輯電路可以被配置為根據(jù)多個(gè)輸入信號(hào)的剩余輸入信號(hào)來對(duì)經(jīng)傳輸?shù)妮斎胄盘?hào)執(zhí)行預(yù)定的邏輯運(yùn)算以產(chǎn)生輸出信號(hào)。

相關(guān)申請(qǐng)的交叉引用

本申請(qǐng)要求于2017年4月24日提交的申請(qǐng)?zhí)枮?0-2017-0052568的韓國(guó)專利申請(qǐng)的優(yōu)先權(quán)，其全部?jī)?nèi)容通過引用合并于此。

技術(shù)領(lǐng)域

本公開的實(shí)施例總體而言可以涉及電子設(shè)備，更具體地，涉及包含邏輯運(yùn)算器的電子設(shè)備。

背景技術(shù)

諸如半導(dǎo)體器件的電子設(shè)備將所有數(shù)據(jù)轉(zhuǎn)換為其中的二進(jìn)制數(shù)以有效地處理數(shù)據(jù)。因此，電子設(shè)備可以包括各種邏輯運(yùn)算器，以執(zhí)行由邏輯“低”電平和邏輯“高”電平表示的二進(jìn)制數(shù)的邏輯運(yùn)算。

發(fā)明內(nèi)容

根據(jù)一個(gè)實(shí)施例，可以提供一種電子設(shè)備。該電子設(shè)備可以包括脈沖延遲電路和邏輯電路。脈沖延遲電路可以被配置為基于命令脈沖來產(chǎn)生輸入控制脈沖。邏輯電路可以被配置為在輸入信號(hào)維持特定邏輯電平組合的同時(shí)，基于輸入控制脈沖來將來自多個(gè)輸入信號(hào)的一些輸入信號(hào)輸出為經(jīng)傳輸?shù)妮斎胄盘?hào)。邏輯電路可以被配置為根據(jù)來自多個(gè)輸入信號(hào)的剩余輸入信號(hào)來對(duì)經(jīng)傳輸?shù)妮斎胄盘?hào)執(zhí)行預(yù)定的邏輯運(yùn)算以產(chǎn)生輸出信號(hào)。

根據(jù)一個(gè)實(shí)施例，可以提供一種電子設(shè)備。該電子設(shè)備可以包括：第一脈沖延遲電路，其被配置為基于命令脈沖來產(chǎn)生第一輸入控制脈沖。該電子設(shè)備可以包括：第二脈沖延遲電路，其被配置為基于第一輸入控制脈沖來產(chǎn)生第二輸入控制脈沖。該電子設(shè)備可以包括：第一邏輯電路，其被配置為與第一輸入控制脈沖同步地對(duì)第一輸入信號(hào)至第三輸入信號(hào)執(zhí)行預(yù)定的邏輯運(yùn)算以產(chǎn)生第一輸出信號(hào)。該電子設(shè)備可以包括：第二邏輯電路，其被配置為與第一輸入控制脈沖同步地對(duì)第四輸入信號(hào)至第六輸入信號(hào)執(zhí)行預(yù)定的邏輯運(yùn)算以產(chǎn)生第二輸出信號(hào)。該電子設(shè)備可以包括：第三邏輯電路，其被配置為與第一輸入控制脈沖同步地對(duì)第七輸入信號(hào)至第九輸入信號(hào)執(zhí)行預(yù)定的邏輯運(yùn)算以產(chǎn)生第三輸出信號(hào)。該電子設(shè)備可以包括第四邏輯電路，其被配置為與第二輸入控制脈沖同步地對(duì)第一輸出信號(hào)至第三輸出信號(hào)執(zhí)行預(yù)定的邏輯運(yùn)算以產(chǎn)生第四輸出信號(hào)。

附圖說明

圖1是示出根據(jù)本公開的一個(gè)實(shí)施例的電子設(shè)備的配置的框圖。

圖2是示出包括在圖1的電子設(shè)備中的脈沖延遲電路的示例的電路圖。

圖3是示出包括在圖1的電子設(shè)備中的脈沖延遲電路的示例的電路圖。

圖4是示出包括在圖1的電子設(shè)備中的邏輯電路的示例的框圖。

圖5是示出包括在圖4的邏輯電路中的輸入信號(hào)傳輸電路的示例的電路圖。

圖6是示出包括在圖4的邏輯電路中的輸出信號(hào)發(fā)生電路的示例的電路圖。

圖7是示出圖4中所示的邏輯電路的運(yùn)算的表。

圖8是示出根據(jù)一個(gè)實(shí)施例的電子設(shè)備的配置的框圖。

圖9是示出包括在圖8的電子設(shè)備中的第一脈沖延遲電路和第二脈沖延遲電路的示例的框圖。

圖10是示出包括在圖8的電子設(shè)備中的第一脈沖延遲電路和第二脈沖延遲電路的示例的框圖。

圖11是示出包括在圖8的電子設(shè)備中的第一邏輯電路的示例的框圖。

圖12是示出包括在圖8的電子設(shè)備中的第二邏輯電路的示例的框圖。

圖13是示出包括在圖8的電子設(shè)備中的第三邏輯電路的示例的框圖。

圖14是示出包括在圖8的電子設(shè)備中的第四邏輯電路的示例的框圖。