[發明專利]集成電路抗靜電轉接板及其制備方法

在審

• 申請號: 201711349226.2
• 申請日: 2017-12-15
• 公開（公告）號: CN108054133A
• 公開（公告）日: 2018-05-18
• 發明（設計）人: 冉文方
• 申請（專利權）人: 西安科銳盛創新科技有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L21/768;H01L23/538;H01L27/02
• 代理公司: 西安嘉思特知識產權代理事務所(普通合伙) 61230
• 代理人: 李斌

本發明涉及一種集成電路抗靜電轉接板及其制備方法，制備方法包括：選取硅基襯底；在所述硅基襯底內制作TSV孔及隔離溝槽；利用二氧化硅材料填充所述隔離溝槽；利用多晶硅材料填充所述TSV孔，并引入摻雜氣體對所述多晶硅材料進行原位摻雜；在所述硅基襯底第一側制作P型區域；去除所述硅基襯底第二側部分材料，以使所述TSV孔與所述隔離溝槽貫穿所述硅基襯底；在所述硅基襯底第二側制作N型區域，所述P型區域、所述N型區域與位于其之間的硅基襯底形成二極管。本發明提供的集成電路抗靜電轉接板，通過在TSV轉接板上加工ESD防護二極管，增強了層疊封裝芯片的抗靜電能力。

技術領域

本發明涉及半導體器件設計及制造領域，特別涉及一種集成電路抗靜電轉接板及其制備方法。

背景技術

在半導體行業里面，隨著集成電路集成度的提高以及器件特征尺寸的減小，集成電路中靜電放電引起的潛在性損壞已經變得越來越明顯。據有關報道，集成電路領域的故障中有近35％的故障是由靜電釋放(Electro-Static discharge，簡稱ESD)所引發的，因此芯片內部都設計有ESD保護結構來提高器件的可靠性。然而不同芯片的的抗靜電能力不同，在三維堆疊時抗靜電能力弱的芯片會影響到封裝后整個系統的抗靜電能力，因此如何提高基于TSV工藝的3D-IC的抗靜電能力成為半導體行業亟待解決的問題。

發明內容

為解決現有技術存在的技術缺陷和不足，本發明提出一種集成電路抗靜電轉接板及其制備方法。

本發明的一個實施例提供了一種集成電路抗靜電轉接板的制備方法，包括：

(a)選取硅基襯底；

(b)在所述硅基襯底內制作TSV孔及隔離溝槽；

(c)利用二氧化硅材料填充所述隔離溝槽；

(d)利用多晶硅材料填充所述TSV孔，并引入摻雜氣體對所述多晶硅材料進行原位摻雜；

(e)在所述硅基襯底第一側制作P型區域，其中，所述P型區域與所述TSV孔分別位于所述隔離溝槽兩側；

(f)去除所述硅基襯底第二側部分材料，以使所述TSV孔與所述隔離溝槽貫穿所述硅基襯底；

(g)在所述硅基襯底第二側制作N型區域，其中，所述N型區域與所述P型區域相對設置，所述P型區域、所述N型區域與位于其之間的硅基襯底形成二極管；

(h)在所述硅基襯底第一側制作金屬互連線以使所述多晶硅材料與所述二極管相連接，并在所述硅基襯底第二側的所述多晶硅材料與所述N型區域處制作銅凸點。

在本發明的一個實施例中，步驟(b)包括：

(b1)在1050～1100℃溫度下，利用熱氧化工藝在所述硅基襯底上生長厚度為800～1000nm的二氧化硅層；

(b2)利用光刻工藝，在所述二氧化硅層上制作第一待刻蝕區域與第二待刻蝕區域；

(b3)利用深度反應離子刻蝕工藝，在所述第一待刻蝕區域與所述第二待刻蝕區域刻蝕所述硅基襯底，分別形成所述TSV孔與所述隔離溝槽。

在本發明的一個實施例中，在步驟(c)之前還包括：

(x1)利用熱氧化工藝，在所述TSV孔與隔離溝槽內壁形成氧化層；

(x2)利用濕法刻蝕工藝，選擇性刻蝕所述氧化層以使所述TSV孔與所述隔離溝槽內壁平整。

在本發明的一個實施例中，步驟(c)包括：

(c1)利用光刻工藝，在所述硅基襯底表面形成隔離溝槽填充區域；

(c2)利用化學氣相淀積工藝，通過所述隔離溝槽填充區域在所述隔離溝槽內淀積二氧化硅。