[發明專利]一種工藝測試鍵測試電路及其實現方法

在審

• 申請號: 201711329274.5
• 申請日: 2017-12-13
• 公開（公告）號: CN108122802A
• 公開（公告）日: 2018-06-05
• 發明（設計）人: 高超
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅

本發明公開了一種工藝測試鍵測試電路及其實現方法，該電路包括測試焊盤，所述測試焊盤連接多個端口，各端口通過切換電路進行開關切換，通過本發明，可解決現有技術中測試鍵電路大大占用切割道中die的位置，進而減少了晶圓可用die的數量的問題。

技術領域

本發明涉及一種測試電路及其實現方法，特別是涉及一種工藝測試鍵測試電路及其實現方法。

背景技術

WAT(Wafer Acceptance Test)是晶圓出廠前對測試鍵(testkey)的測試。對于采用標準制程制作的晶圓，在芯片之間的劃片道上會放上預先一些特殊的用于專門測試的圖形，我們稱之為測試鍵testkey。

隨著芯片面積的縮小，每片wafer(晶圓)的die(裸片)數量增加，切割道所占的面積越來越可觀，一般采用50um，60um的切割道，目前90nm工藝正在評估10um切割道。放置于切割道中的測試鍵(testkey)是使得切割道所占面積不能下降的關鍵所在，測試鍵(testkey)是制作晶圓時預先放置在切割道中的一些專門用于測試制造工藝好壞的特殊圖形或電路以及測試焊盤(PAD)，圖形或電路和工藝相關，通常面積都很小(一般小于1um×1um)，但是由于機械針具的限制，測試焊盤(PAD)尺寸一般無法減小，向外連接壓接金線(Bonding線)的焊盤普遍為60um×60um左右，測試用的測試焊盤(PAD)普遍為35um×35um，大量的測試焊盤(PAD)使得分割裸片(die)的切割道無法減小。

目前，對于工藝測試鍵測試電路，一個測試焊盤(PAD)一般連接測試結構的一端，例如MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬-氧化物半導體場效應晶體管)的Drain(漏端)，或者電阻的Hi端，由于測試鍵Testkey需要占用shot中die(裸片)的位置，這樣減少了晶圓(wafer)可用die(裸片)的數量。

因此，實有必要提出一種技術手段，以解決現有技術中測試鍵Testkey電路大大占用切割道中die(裸片)的位置，進而減少了晶圓(wafer)可用die(裸片)的數量的問題。

發明內容

為克服上述現有技術存在的不足，本發明之目的在于提供一種工藝測試鍵測試電路及其實現方法，解決現有技術中測試鍵Testkey電路大大占用切割道中die(裸片)的位置，進而減少了晶圓(wafer)可用die(裸片)的數量的問題。

為達上述及其它目的，本發明提出一種工藝測試鍵測試電路，包括測試焊盤，所述測試焊盤連接多個端口，各端口通過切換電路進行開關切換。

進一步地，所述切換電路的控制信號連接其他測試焊盤。

進一步地，所述切換電路采用傳輸門或者N/PMOSFET進行開關切換。

進一步地，所述測試焊盤連接兩個端口，每個端口通過切換電路進行開關切換。

進一步地，每個端口通過傳輸門或N/PMOSFET連接至所述測試焊盤，該傳輸門或N/PMOSFET的兩個控制信號分別連接其他兩個測試焊盤。

進一步地，所述測試焊盤可以復用。

為達到上述目的，本發明還提供一種工藝測試鍵測試電路的實現方法，包括如下步驟：

步驟一，將測試焊盤設計為多個端口；

步驟二，將各端口通過切換電路進行開關切換；

步驟三，將切換電路的控制信號連接其他測試焊盤。

進一步地，該切換電路采用傳輸門或者N/PMOSFET進行開關切換。

進一步地，于步驟一中，將測試焊盤設計為兩個端口。