[發明專利]半導體器件

有效

• 申請號: 201711328397.7
• 申請日: 2017-12-13
• 公開（公告）號: CN109286390B
• 公開（公告）日: 2022-06-07
• 發明（設計）人: 金昌鉉
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H03K5/133
• 分類號: H03K5/133;H03K5/135;H03K5/26;G06F1/12
• 代理公司: 北京弘權知識產權代理有限公司 11363
• 代理人: 厲錦;王建國

一種半導體器件包括命令輸入電路和內部命令發生電路。命令輸入電路與時鐘信號同步來產生如果外部命令輸入給命令輸入電路則被使能的輸入命令。內部命令發生電路同步于通過將時鐘信號的頻率分頻而產生的第一分時鐘信號和第二分時鐘信號、根據等待時間信息信號將輸入命令延遲預定時段來產生內部命令。所述預定時段被設置成等于第一延遲量與第二延遲量之和，第一延遲量與第二分時鐘信號的周期時間的“N”倍相對應，第二延遲量與時鐘信號的周期時間的“M”倍相對應。

相關申請的交叉引用

本申請要求2017年7月19日提交的申請號為10-2017-0091396的韓國申請的優先權，其全部內容通過引用合并于此。

技術領域

本公開的實施例涉及將外部命令延遲等待時間段的半導體器件。

背景技術

半導體器件可以從外部器件接收命令和數據，以及可以響應于命令而將儲存在其中的數據輸出。例如，如果控制器施加用于讀取操作的命令給諸如動態隨機存取存儲(DRAM)器件的半導體器件，則半導體器件可以響應于讀取命令而將儲存在其中的數據輸出給控制器。在這種情況下，當讀取命令輸入給半導體器件時，儲存在半導體器件中的數據不能立即輸出。這是由布置在半導體器件中的信號傳輸線的電阻-電容(RC)延遲時間以及一些內部操作(諸如數據的對齊操作)所導致的。

為了無誤地成功使用半導體器件，可能有必要設置與命令和數據的時序(其被用來執行半導體器件的內部操作)相關的一些參數。例如，可能有必要設置與從命令輸入給半導體器件的時間開始直到數據響應于命令而實際儲存在半導體器件的存儲單元中的時間為止(或者直到儲存在半導體器件的存儲單元中的數據經由輸出焊盤而從半導體器件實際輸出的時間為止)的時間段相對應的等待時間。與從讀取命令輸入給半導體器件的時間開始直到儲存在半導體器件中的數據響應于讀取命令而從半導體器件實際輸出的時間位置的時間段相對應的等待時間可以稱作列地址選通(CAS)等待時間CL。

發明內容

根據一個實施例，一種半導體器件包括命令輸入電路和內部命令發生電路。命令輸入電路與時鐘信號同步來產生如果外部命令輸入給命令輸入電路則被使能的輸入命令。內部命令發生電路同步于通過將時鐘信號的頻率分頻而產生的第一分時鐘信號和第二分時鐘信號、根據等待時間信息信號將輸入命令延遲預定時段來產生內部命令。所述預定時段被設置成等于第一延遲量與第二延遲量之和，第一延遲量與第二分時鐘信號的周期時間的“N”倍相對應，第二延遲量與時鐘信號的周期時間的“M”倍相對應

根據另一實施例，一種半導體器件包括選擇命令發生電路和選擇/傳輸電路。選擇命令發生電路同步于通過將時鐘信號的頻率分頻而產生的第一分時鐘信號和第二分時鐘信號、根據等待時間信息信號將從外部命令產生的輸入命令延遲預定時段來產生多個選擇命令。選擇/傳輸電路檢測外部命令輸入的時間，以及根據檢測結果來輸出所述多個選擇命令中的任意一個作為內部命令。所述預定時段被設置成等于第一延遲量與第二延遲量之和，第一延遲量對應于第二分時鐘信號的周期時間的“N”倍，第二延遲量對應于時鐘信號的周期時間的“M”倍。

附圖說明

基于附圖和所附詳細說明，本公開的各個實施例將變得更加明顯，在附圖中：

圖1是圖示根據本公開的一個實施例的半導體器件的配置的框圖；

圖2是圖示圖1的半導體器件中包括的命令輸入電路的配置的電路圖；

圖3是圖示圖1的半導體器件中包括的分頻電路的配置的電路圖；

圖4是圖示圖1的半導體器件中包括的選擇命令發生電路的配置的框圖；

圖5是圖示圖4的選擇命令發生電路中包括的偏移電路的配置的電路圖；

圖6是圖示圖4的選擇命令發生電路中包括的脈沖寬度控制電路的配置的電路圖；

圖7是圖示圖4的選擇命令發生電路中包括的選擇命令輸出電路的配置的電路圖；