[發明專利]一種通過中央處理器內部環路來校準晶體頻偏的方法

在審

• 申請號: 201711322494.5
• 申請日: 2017-12-12
• 公開（公告）號: CN108039886A
• 公開（公告）日: 2018-05-15
• 發明（設計）人: 馮杰;張坤
• 申請（專利權）人: 晶晨半導體(上海)股份有限公司
• 主分類號: H03L7/099
• 分類號: H03L7/099
• 代理公司: 上海申新律師事務所 31272
• 代理人: 俞滌炯

本發明提供一種通過中央處理器內部環路來校準晶體頻偏的方法，包括：中央處理器向晶體電路輸出震蕩激勵信號；晶體電路根據震蕩激勵信號產生一時鐘信號；內部環路通過設置在中央處理器上的一輸出端口輸出時鐘信號；采用一頻率計，頻率計連接輸出端口，頻率計接收時鐘信號并對時鐘信號進行測試以得到測試結果，測試者根據測試結果判斷時鐘信號的偏差是否合格：若判斷結果為是，隨后退出；若判斷結果為否，則測試者對晶體電路進行調節，隨后轉步驟S4。本發明的有益效果：通過CPU內部環路，把CPU的時鐘信號在輸出端口輸出，再用頻率計來對時鐘進行測量，不會受到探頭的影響，測量更加準確。

技術領域

本發明涉及通信領域，尤其涉及一種通過中央處理器內部環路來校準晶體頻偏的方法。

背景技術

現在高速信號的頻率越來越高，對于晶體的頻率偏差要求也越來越嚴格，當晶體和負載電容不匹配時，會造成晶體頻偏過大，導致系統的不穩定，在射頻(RadioFrequency，RF)中更會影響性能。當前難題是晶體的時鐘和外部負載電容均通過經驗值來設計，很難滿足高精度時鐘的要求。針對當前難題，業界的處理方案通常由以下兩種：

1)用示波器直接測量晶體管腳上的時鐘頻率，但測量不準確，示波器探頭會影響負載電容，偏差很大；

2)用頻率計直接測量晶體管腳上的時鐘頻率，依然會影響負載電容，造成測試結果不準。

發明內容

針對現有技術中存在的問題，本發明提供了一種通過中央處理器內部環路來校準晶體頻偏的方法。

本發明采用如下技術方案：

一種通過中央處理器內部環路來校準晶體頻偏的方法，所述中央處理器包括內部環路和晶體電路；所述方法包括：

步驟S1、所述中央處理器向所述晶體電路輸出振蕩激勵信號；

步驟S2、所述晶體電路根據所述振蕩激勵信號產生一時鐘信號；

步驟S3、所述內部環路通過設置在所述中央處理器上的一輸出端口輸出所述時鐘信號；

步驟S4、采用一頻率計，所述頻率計連接所述輸出端口，所述頻率計接收所述時鐘信號并對所述時鐘信號進行測試以得到測試結果，測試者根據所述測試結果判斷所述時鐘信號的偏差是否合格：

若判斷結果為是，隨后退出；

若判斷結果為否，則所述測試者對所述晶體電路進行調節，隨后轉步驟S4。

優選的，所述晶體電路包括：

一無源晶振，所述無源晶振的第一引腳用于向所述內部環路輸入所述時鐘信號，所述無源晶振的第三引腳用于接收所述中央處理器輸出的所述振蕩激勵信號，所述無源晶振的第二引腳和第四引腳分別接地；

一第一電阻，所述無源晶振的第三引腳和第四引腳之間并聯所述第一電阻；

一第二電阻，所述無源晶振的第三引腳通過所述第二電阻連接所述內部環路；

一第一電容，所述無源晶振的第一引腳通過所述第一電容接地；

一第二電容，所述無源晶振的第三引腳通過所述第二電容接地。

優選的，所述第一電容與所述中央處理器的地直連；

所述第二電容與所述中央處理器的地直連。

優選的，所述步驟S4中，所述測試者對所述晶體電路進行調節的具體步驟為：

S4a、分別調節所述第一電容和/或所述第二電容的電容值。

本發明的有益效果：通過CPU內部環路，把CPU的時鐘信號在輸出端口輸出，再用頻率計來對時鐘進行測量，不會受到探頭的影響，測量更加準確。