[發(fā)明專利]FPGA頂層網(wǎng)表的創(chuàng)建方法、裝置、計(jì)算機(jī)設(shè)備及介質(zhì)有效
| 申請?zhí)枺?/td> | 201711309444.3 | 申請日： | 2017-12-11 |
| 公開（公告）號： | CN107944183B | 公開（公告）日： | 2021-07-20 |
| 發(fā)明（設(shè)計(jì)）人： | 劉蒲霞 | 申請（專利權(quán)）人： | 深圳市紫光同創(chuàng)電子有限公司 |
| 主分類號： | G06F30/343 | 分類號： | G06F30/343 |
| 代理公司： | 深圳市精英專利事務(wù)所 44242 | 代理人： | 劉貽盛 |
| 地址： | 518000 廣東省深圳市南山區(qū)*** | 國省代碼： | 廣東;44 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | fpga 頂層 創(chuàng)建 方法 裝置 計(jì)算機(jī) 設(shè)備 介質(zhì) | ||
1.一種FPGA頂層網(wǎng)表的創(chuàng)建方法，其特征在于，所述方法包括：
根據(jù)預(yù)先定義的劃分標(biāo)準(zhǔn)，將若干個單元電子器件劃分為同一模塊；
將劃分的同一模塊通過不同層級的表述分別進(jìn)行定義；
將劃分的所述模塊映射到對應(yīng)層級下的格點(diǎn)單元；
驗(yàn)證不同層級中所述格點(diǎn)單元中的同一模塊的對等性；
當(dāng)不同層級中所述格點(diǎn)單元中的同一模塊的對等性為完全對等時，分別將每個層級下的所有格點(diǎn)單元定義為頂層網(wǎng)表；
根據(jù)所述單元電子器件的實(shí)際連線及功能，驗(yàn)證所述格點(diǎn)單元中的模塊與所述若干個單元電子器件的對等性；
當(dāng)驗(yàn)證的所述對等性為完全對等時，將所有所述格點(diǎn)單元定義為頂層網(wǎng)表；
驗(yàn)證不同層級中的所述頂層網(wǎng)表中的同一模塊的對等性；
其中，所述驗(yàn)證所述格點(diǎn)單元中的模塊與所述若干個單元電子器件的對等性的步驟包括：
按照層級由低到高的順序，分別驗(yàn)證相鄰層級中同一模塊的對等性，所述不同層級中的最低層級為所述單元電子器件所對應(yīng)的層級。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述將所有所述格點(diǎn)單元定義為頂層網(wǎng)表的步驟包括：
定義所述頂層網(wǎng)表的表名及每個所述格點(diǎn)單元的坐標(biāo)。
3.根據(jù)權(quán)利要求1或2任一項(xiàng)所述的方法，其特征在于，所述同一模塊中的若干個單元電子器件包括寄存器，還包括與非門或或非門中的至少一種。
4.一種FPGA頂層網(wǎng)表的創(chuàng)建裝置，其特征在于，所述裝置包括：
劃分模塊，用于根據(jù)預(yù)先定義的劃分標(biāo)準(zhǔn)，將若干個單元電子器件劃分為同一模塊；將劃分的同一模塊通過不同層級的表述分別進(jìn)行定義；
映射模塊，用于將劃分的所述模塊映射到對應(yīng)層級下的格點(diǎn)單元；
驗(yàn)證不同層級中所述格點(diǎn)單元中的同一模塊的對等性；
當(dāng)不同層級中所述格點(diǎn)單元中的同一模塊的對等性為完全對等時，分別將每個層級下的所有格點(diǎn)單元定義為頂層網(wǎng)表；
驗(yàn)證模塊，用于根據(jù)所述單元電子器件的實(shí)際連線及功能，驗(yàn)證所述格點(diǎn)單元中的模塊與所述若干個單元電子器件的對等性；
網(wǎng)表定義模塊，用于當(dāng)驗(yàn)證的所述對等性為完全對等時，將所有所述格點(diǎn)單元定義為頂層網(wǎng)表；驗(yàn)證不同層級中的所述頂層網(wǎng)表中的同一模塊的對等性；
其中，所述驗(yàn)證所述格點(diǎn)單元中的模塊與所述若干個單元電子器件的對等性的步驟包括：
按照層級由低到高的順序，分別驗(yàn)證相鄰層級中同一模塊的對等性，所述不同層級中的最低層級為所述單元電子器件所對應(yīng)的層級。
5.根據(jù)權(quán)利要求4所述的裝置，其特征在于，所述網(wǎng)表定義模塊具體用于：
定義所述頂層網(wǎng)表的表名及每個所述格點(diǎn)單元的坐標(biāo)。
6.一種計(jì)算機(jī)設(shè)備，包括存儲器、處理器及存儲在存儲器上并可在處理器上運(yùn)行的計(jì)算機(jī)程序，其特征在于，所述處理器執(zhí)行所述程序時實(shí)現(xiàn)如權(quán)利要求1至3中任一項(xiàng)的FPGA頂層網(wǎng)表的創(chuàng)建方法。
7.一種計(jì)算機(jī)可讀存儲介質(zhì)，其上存儲有計(jì)算機(jī)程序，其特征在于，所述程序被處理器執(zhí)行時實(shí)現(xiàn)如權(quán)利要求1至3任一項(xiàng)所述方法中的步驟。
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