[發明專利]半導體裝置及其形成方法

有效

• 申請號: 201711276681.4
• 申請日: 2017-12-06
• 公開（公告）號: CN109427896B
• 公開（公告）日: 2021-12-17
• 發明（設計）人: 許劭銘;李振銘;吳以雯;楊復凱;王嘉亨;王美勻
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/417
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 馮志云;張福根

提供一種半導體裝置的形成方法，包括：提供一結構；蝕刻第一和第二介電層以暴露第一和第二S/D特征；摻雜一p?型摻質至第一和第二S/D特征；以及在摻雜p?型摻質之后，對第一和第二S/D特征實施一選擇性蝕刻制程，其中比起使第二S/D特征凹陷，選擇性蝕刻制程較快地使第一S/D特征凹陷。上述結構包括：一基板；一第一柵極結構和一第二柵極結構，位于基板之上；一第一源極/漏極(S/D)特征及一第二S/D特征，位于基板之上，其中第一S/D特征與第一柵極結構相鄰，第二S/D特征與第二柵極結構相鄰，且第一和第二S/D特征包括不同的材料；一第一介電層，位于第一和第二柵極結構的側壁之上且位于第一和第二S/D特征之上；以及一第二介電層，位于第一介電層之上。

技術領域

本公開關于半導體裝置及其形成方法，且特別是有關于一種鰭狀場效晶體管(FinFET)裝置中的S/D接觸及其形成方法。

背景技術

半導體集成電路(IC)工業已歷經快速發展的階段。集成電路材料及設計在技術上的進步使得每一代生產的集成電路變得比先前生產的集成電路更小且其電路也變得更復雜。在集成電路發展的進程中，功能性密度(亦即，每一個晶片區域中內連線裝置的數目)已經普遍增加，而幾何尺寸(亦即，制程中所能創造出最小的元件或線路)則是普遍下降。這種微縮化的過程通常可通過增加生產效率及降低相關支出提供許多利益。但此種微縮化也增加了集成電路加工和制造上的復雜度，且為了實現這樣的進展，集成電路加工和制造上也需要有相同的進步。

舉例而言，當要形成小型晶體管像是具有鰭狀通道的場效晶體管(FET，所謂的“FinFETs”)的源極/漏極(S/D)接觸時，有時候會期望以額外的摻質來摻雜S/D特征以增加裝置的效能。由于n-型和p-型FET可能需要不同的摻質，因而創造出摻雜掩模以在摻雜制程遮蔽p-型裝置或n-型裝置。然而，在逐漸縮小的裝置中，圖案化和移除掩模已經成為一種挑戰。舉例而言，當為了p-型裝置而創造此摻雜掩模時，可能需要一些過蝕刻以確保沒有掩模殘留在p-型S/D特征上。這種過蝕刻時常造成n-型裝置的掩模區域減少。因此，摻雜p-型S/D特征可能不經意地將p-型摻質引入n-型裝置。

需要對S/D接觸的形成制程進行一些改良。

發明內容

根據一實施例，本公開提供一種半導體裝置的形成方法，包括：提供一結構；蝕刻第一和第二介電層以暴露第一和第二S/D特征；摻雜一p-型摻質至第一和第二S/D特征；以及在摻雜p-型摻質之后，對第一和第二S/D特征實施一選擇性蝕刻制程，其中比起使第二S/D特征凹陷，選擇性蝕刻制程較快地使第一S/D特征凹陷。上述結構包括：一基板；一第一柵極結構和一第二柵極結構，位于基板之上；一第一源極/漏極(S/D)特征及一第二S/D特征，位于基板之上，其中第一S/D特征與第一柵極結構相鄰，第二S/D特征與第二柵極結構相鄰，且第一和第二S/D特征包括不同的材料；一第一介電層，位于第一和第二柵極結構的側壁之上且位于第一和第二S/D特征之上；以及一第二介電層，位于第一介電層之上。

根據另一實施例，本公開提供一種半導體裝置的形成方法，包括：提供一結構；蝕刻一層或多層介電層以暴露第一和第二S/D特征；通過一相同的摻雜制程摻雜一p-型摻質至第一和第二S/D特征以得到第一S/D特征的一p- 型摻雜部分和第二S/D特征的一p-型摻雜部分；以及在摻雜p-型摻質之后，通過一相同的蝕刻制程部分地蝕刻第一和第二S/D特征，其中比起使第二S/D 特征凹陷，選擇性蝕刻制程以一較快的速度使第一S/D特征凹陷。上述結構包括：一基板；一第一柵極結構和一第二柵極結構，位于基板之上；一第一源極/漏極(S/D)特征，包括n-型摻雜硅，與第一柵極結構相鄰；一第二S/D 特征，包括硅鍺，與第二柵極結構相鄰；以及一層或多層介電層，位于第一和第二柵極結構的側壁之上且位于第一和第二S/D特征之上。