[發(fā)明專利]一種解決半選問題的亞閾值SRAM存儲單元電路

有效

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• 申請日: 2017-12-06
• 公開（公告）號: CN107886986B
• 公開（公告）日: 2020-10-27
• 發(fā)明（設計）人: 賀雅娟;張九柏;吳曉清;史興榮;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 成都點睛專利代理事務所(普通合伙) 51232
• 代理人: 葛啟函

一種解決半選問題的亞閾值SRAM存儲單元電路，屬于集成電路技術領域。本發(fā)明提供的存儲單元電路中第一PMOS管MP1和第一NMOS管MN1構成第一反相器，第二PMSO管MP2和第二NMOS管MN2構成第二反相器，用于存儲相反的數(shù)據(jù)，兩個反相器形成反饋結構，使數(shù)據(jù)被穩(wěn)定的鎖存；第六NMOS管MN6和第七PMOS管MN7用于控制讀操作，第五NMOS管MN5用于解決在寫操作過程中列半選單元存儲點穩(wěn)定性問題；由于在寫操作過程中第三NMOS管MN3或者第四NMOS管MN4關斷，從而打破了兩個反相器的反饋回路，所以大大改善了單元寫能力。本發(fā)明的電路結合其讀寫結構，能夠有效的提高讀寫噪聲容限；并且可以有效的用于位交錯陣列結構中，解決了半選問題；同時本發(fā)明工作在亞閾值區(qū)，降低了功耗。

技術領域

本發(fā)明屬于集成電路技術領域，涉及一種亞閾值SRAM存儲單元電路，尤其適用于在位交錯陣列結構中解決半選問題。

背景技術

亞閾值設計因其超低能耗的特性而逐漸被廣泛應用，特別是對SRAM(StaticRandom Access Memory，靜態(tài)隨機存取存儲器)這樣具有高密度集成的電路。然而，隨著電源電壓降低，特別是電路進入亞閾值區(qū)，存儲單元受工藝波動影響更為顯著，結果使得存儲單元的穩(wěn)定性降低甚至發(fā)生錯誤，這對存儲單元的設計有了更高的要求。同時隨著工藝尺寸的不斷縮減和存儲容量的增加，存儲器的軟錯誤率變得越來越高。利用傳統(tǒng)的糾錯編碼技術也只能解決單特比位的軟錯誤率，隨著工藝節(jié)點進入納米級以后，多比特位軟錯誤率的會呈指數(shù)增加。為了解決此問題，位交錯陣列結構得到應用。然而位交錯結構的使用會產生半選問題，包括讀半選和寫半選穩(wěn)定性的降低，甚至破壞存儲器原有的存儲狀態(tài)。

目前SRAM的主流單元為6T結構，如圖1所示為傳統(tǒng)的6T SRAM存儲單元電路結構示意圖，為了使6T單元具有更高的穩(wěn)定性，可以優(yōu)化管子的尺寸，但是優(yōu)化后的6T單元的讀寫能力提高有限。若6T單元用于位交錯結構中，半選單元由于位線WWL為高電平，導致傳輸管N3和N4打開，所以位線BL和BLB的變化會影響存儲點的電位，從而導致半選問題。所以，設計一款高讀寫穩(wěn)定性且適用于位交錯陣列結構的亞閾值SRAM存儲單元電路很有必要。

發(fā)明內容

針對上述不足之處，本發(fā)明提出一種亞閾值SRAM存儲單元電路，具有高讀寫穩(wěn)定性，尤其適用于位交錯陣列結構，解決半選問題。.

本發(fā)明的技術方案為：

一種亞閾值SRAM存儲單元電路，包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5，

第三PMOS管MP3和第三NMOS管MN3的柵極連接第一信號控制線WLL，第四NMOS管MN4和第四PMOS管MP4的柵極連接第二信號控制線WLR，第七NMOS管MN7的源極連接第三信號控制線VVSS；

第五NMOS管MN5和第五PMOS管MP5的柵極連接寫字線WWL，第六NMOS管MN6的柵極連接讀字線RWL，其漏極連接讀位線RBL；

第一NMOS管MN1的柵極連接第一PMOS管MP1的柵極、第四PMOS管MP4的源極以及第二PMOS管MP2和第二NMOS管MN2的漏極并作為第一存儲點Q，其漏極連接第二PMOS管MP2、第二NMOS管MN2和第七NMOS管MN7的柵極、第一PMOS管MP1的漏極和第三PMOS管MP3的源極并作為第二存儲點QB，其源極連接第三NMOS管MN3的漏極和第五NMOS管MN5的源極；

第五NMOS管MN5的漏極連接第二NMOS管MN2的源極和第四NMOS管MN4的漏極，第三PMOS管MP3的漏極連接第四PMOS管MP4的漏極和第五PMOS管MP5的源極，第七NMOS管MN7的漏極連接第六NMOS管MN6的源極；