[發(fā)明專利]一種解決半選問(wèn)題的亞閾值SRAM存儲(chǔ)單元電路有效
| 申請(qǐng)?zhí)枺?/td> | 201711274374.2 | 申請(qǐng)日： | 2017-12-06 |
| 公開(kāi)（公告）號(hào)： | CN107886986B | 公開(kāi)（公告）日： | 2020-10-27 |
| 發(fā)明（設(shè)計(jì)）人： | 賀雅娟;張九柏;吳曉清;史興榮;張波 | 申請(qǐng)（專利權(quán)）人： | 電子科技大學(xué) |
| 主分類號(hào)： | G11C11/413 | 分類號(hào)： | G11C11/413 |
| 代理公司： | 成都點(diǎn)睛專利代理事務(wù)所(普通合伙) 51232 | 代理人： | 葛啟函 |
| 地址： | 611731 四川省成*** | 國(guó)省代碼： | 四川;51 |
| 權(quán)利要求書(shū)： | 查看更多 | 說(shuō)明書(shū)： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 一種 解決 問(wèn)題 閾值 sram 存儲(chǔ) 單元 電路 | ||
1.一種解決半選問(wèn)題的亞閾值SRAM存儲(chǔ)單元電路，其特征在于，包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)、第六NMOS管(MN6)、第七NMOS管(MN7)、第一PMOS管(MP1)、第二PMOS管(MP2)、第三PMOS管(MP3)、第四PMOS管(MP4)、第五PMOS管(MP5)，
第三PMOS管(MP3)和第三NMOS管(MN3)的柵極連接第一信號(hào)控制線(WLL)，第四NMOS管(MN4)和第四PMOS管(MP4)的柵極連接第二信號(hào)控制線(WLR)，第七NMOS管(MN7)的源極連接第三信號(hào)控制線(VVSS)；
第五NMOS管(MN5)和第五PMOS管(MP5)的柵極連接寫(xiě)字線(WWL)，第六NMOS管(MN6)的柵極連接讀字線(RWL)，第六NMOS管(MN6)的漏極連接讀位線(RBL)；
第一NMOS管(MN1)的柵極連接第一PMOS管(MP1)的柵極、第四PMOS管(MP4)的源極以及第二PMOS管(MP2)和第二NMOS管(MN2)的漏極并作為第一存儲(chǔ)點(diǎn)(Q)，第一NMOS管(MN1)的漏極連接第二PMOS管(MP2)、第二NMOS管(MN2)和第七NMOS管(MN7)的柵極、第一PMOS管(MP1)的漏極和第三PMOS管(MP3)的源極并作為第二存儲(chǔ)點(diǎn)(QB)，第一NMOS管(MN1)的源極連接第三NMOS管(MN3)的漏極和第五NMOS管(MN5)的源極；
第五NMOS管(MN5)的漏極連接第二NMOS管(MN2)的源極和第四NMOS管(MN4)的漏極，第三PMOS管(MP3)的漏極連接第四PMOS管(MP4)的漏極和第五PMOS管(MP5)的源極，第七NMOS管(MN7)的漏極連接第六NMOS管(MN6)的源極；
第一PMOS管(MP1)和第二PMOS管(MP2)的源極以及第五PMOS管(MP5)的漏極接電源電壓(VDD)，第三NMOS管(MN3)和第四NMOS管(MN4)的源極接地(GND)；
所有NMOS管的體端均接地(GND)，所有PMOS管的體端均接電源電壓(VDD)。
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