[發明專利]應變損失緩解方法及其結構

有效

• 申請號: 201711270023.4
• 申請日: 2017-12-05
• 公開（公告）號: CN109427895B
• 公開（公告）日: 2022-04-19
• 發明（設計）人: 王勝雄;張永豐;謝東衡
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

一種用于緩解應變損失(如，在FinFET溝道中)的方法和結構，包括提供一種半導體器件，具有：襯底，具有襯底鰭部；有源鰭區域，形成在襯底鰭部的第一部分上方；拾取區域，形成在襯底鰭部的第二部分上方；以及錨接件，形成在襯底鰭部的第三部分上方。在一些實施例中，襯底鰭部包括第一材料，并且有源鰭區域包括與第一材料不同的第二材料。在各種示例中，錨接件設置在有源鰭區域與拾取區域之間并且與其中的每一個都相鄰。本發明實施例涉及應變損失緩解方法及其結構。

技術領域

本發明實施例涉及應變損失緩解方法及其結構。

背景技術

電子工業經歷了對更小和更快的電子器件的不斷增長的需求，更小和更快的電子器件能夠同時支持日益復雜和精致的更多的功能。因此，半導體工業中的持續的趨勢是，制造低成本、高性能、低功耗的集成電路(IC)。到目前為止，已經通過按比例縮小半導體IC尺寸(如，最小部件尺寸)在很大程度上實現了這些目標，從而提高了生產效率并且降低了相關成本。然而，這種按比例縮小也引入了半導體制造工藝的增加的復雜程度。因此，實現半導體IC和器件的持續的進步需要半導體制造工藝和技術中的類似的進步。

最近，引入多柵極器件以通過增加柵極-溝道耦合、減小斷態電流和降低短溝道效應(SCE)而努力提高柵極控制。已經引入的一種這樣的多柵極器件是鰭式場效應晶體管(FinFET)。FinFET的名字來源于鰭狀結構，鰭狀結構從襯底(在襯底上形成該鰭狀結構)延伸，并且鰭狀結構用于形成FET溝道。FinFET與傳統的互補金屬氧化物半導體(CMOS)工藝兼容并且它們的三維結構允許它們在保持柵極控制和緩解SCE的同時積極地按比例縮小。另外，正在研究具有應變溝道的FinFET器件作為增強載流子遷移率(如，電子或空穴遷移率)和增強晶體管性能的方式。然而，對于采用應變溝道的器件來說，晶體管制造最具挑戰性的方面之一在于整個制造過程中保持溝道應變。例如，在晶體管溝道中的應變松弛可能導致較低的載流子遷移率和器件性能的退化。因此，還沒有證明現有技術在所有方面都完全滿足要求。

發明內容

根據本發明的一些實施例，提供了一種半導體器件，包括：襯底，具有襯底鰭部，其中，所述襯底鰭部包括第一材料；第一區域，形成在所述襯底鰭部的第一部分上方，其中，所述第一區域包括與所述第一材料不同的第二材料；第二區域，形成在所述襯底鰭部的第二部分上方；以及錨接件，形成在所述襯底鰭部的第三部分上方，其中，所述錨接件設置在所述第一區域與所述第二區域之間并且與所述第一區域和所述第二區域中的每一個都相鄰。

根據本發明的另一些實施例，還提供了一種半導體器件，包括：襯底，包括凹進的鰭，其中，所述襯底由第一材料組成；P型第一區域，設置在所述凹進的鰭上方，其中，所述P型第一區域由與所述第一材料不同的第二材料組成；N型第二區域，設置在所述凹進的鰭上方并與所述P型第一區域相鄰，其中，所述N型第二區域和所述P型第一區域通過間隙分離；硅(Si)錨接件，設置于所述間隙內的所述凹進的鰭上方，其中，所述硅錨接件與所述P型第一區域和所述N型第二區域中的每一個都相鄰并接觸。

根據本發明的又一些實施例，還提供了一種形成半導體器件的方法，包括：在襯底內形成凹槽，其中，所述襯底包括第一材料；在所述凹槽內生長溝道層，其中，所述溝道層包括與所述第一材料不同的第二材料；圖案化所述溝道層和所述襯底的相鄰部分，以形成連續鰭結構，所述連續鰭結構包括第一區域、第二區域以及設置在所述第一區域與所述第二區域之間的錨接件；其中，所述第一區域包括圖案化的溝道層，并且其中，所述第二區域和所述錨接件包括圖案化的襯底的相鄰部分。

附圖說明

當結合附圖進行閱讀時，根據下面詳細的描述可以最佳地理解本發明的各個方面。應該注意，根據工業中的標準實踐，各種部件沒有被按比例繪制。實際上，為了清楚的討論，各種部件的尺寸可以被任意增加或減少。

圖1是根據本發明的一個或多個方面的FinFET器件的實施例的透視圖；

圖2示出FinFET標準單元的至少一部分的布局設計；