[發明專利]形成具有減少的腐蝕的接觸插塞的方法

有效

• 申請號: 201711268936.2
• 申請日: 2017-12-05
• 公開（公告）號: CN108735660B
• 公開（公告）日: 2020-12-01
• 發明（設計）人: 王喻生;洪奇成;高承遠;邱意為;歐陽良岳;白岳青
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

方法包括形成ILD以覆蓋晶體管的柵極堆疊件。ILD和柵極堆疊件是晶圓的一部分。蝕刻ILD以形成接觸開口，并且通過接觸開口暴露晶體管的源極/漏極區域或柵極堆疊件中的柵電極。導電覆蓋層形成為延伸至接觸開口內。在鍍液中使用電化學鍍將含金屬材料鍍在導電覆蓋層上。含金屬材料具有填充接觸開口的部分。鍍液具有低于約100ppm的硫含量。對晶圓實施平坦化以去除含金屬材料的過量部分。含金屬材料的剩余部分和導電覆蓋層的剩余部分組合形成接觸插塞。本發明實施例涉及形成具有減少的腐蝕的接觸插塞的方法。

技術領域

本發明實施例涉及形成具有減少的腐蝕的接觸插塞的方法。

背景技術

在集成電路的制造中，接觸插塞用于連接至晶體管的源極和漏極區域以及柵極。源極/漏極接觸插塞通常連接至源極/漏極硅化物區域，它的形成包括形成接觸開口以暴露源極/漏極區域，沉積金屬層，實施退火以使金屬層與源極/漏極區域反應，將鎢填充至剩余的接觸開口，并且實施化學機械拋光(CMP)以去除過量的鎢。之后，實施清洗。在CMP和隨后的清洗工藝中，接觸插塞的頂面可能遭受凹陷和腐蝕。

發明內容

根據本發明的一些實施例，提供了一種形成半導體器件的方法，包括：形成覆蓋晶體管的柵極堆疊件的層間電介質(ILD)，其中，所述層間電介質和所述柵極堆疊件是晶圓的部分；蝕刻所述層間電介質以形成第一接觸開口，其中，通過所述第一接觸開口暴露所述晶體管的源極/漏極區域或所述柵極堆疊件中的柵電極；形成導電覆蓋層，其中，所述導電覆蓋層延伸至所述第一接觸開口內；將含金屬材料鍍在所述導電覆蓋層上，在鍍液中使用電化學鍍實施所述鍍，其中，所述含金屬材料包括填充所述第一接觸開口的部分，并且所述鍍液具有低于100百萬分率(ppm)的硫含量；以及對所述晶圓實施平坦化以去除所述含金屬材料的過量部分，其中，所述含金屬材料的剩余部分和所述導電覆蓋層的剩余部分組合形成第一接觸插塞。

根據本發明的另一些實施例，還提供了一種形成半導體器件的方法，包括：形成層間電介質(ILD)；蝕刻所述層間電介質以形成第一接觸開口和第二接觸開口，其中，分別通過所述第一接觸開口和所述第二接觸開口暴露晶體管的源極/漏極區域和柵電極；沉積延伸至所述第一接觸開口和所述第二接觸開口內的金屬層；沉積導電覆蓋層，其中，所述導電覆蓋層延伸至所述第一接觸開口和所述第二接觸開口內；在鍍液中使用電化學鍍將含金屬材料鍍在所述導電覆蓋層上，其中，所述鍍液不含硫；以及實施平坦化以去除所述含金屬材料的過量部分，其中，所述含金屬材料的剩余部分和所述導電覆蓋層的剩余部分形成源極/漏極接觸插塞和柵極接觸插塞。

根據本發明的又一些實施例，還提供了一種形成半導體器件的方法，包括：形成層間電介質(ILD)；蝕刻所述層間電介質以形成接觸開口，其中，通過所述接觸開口暴露晶體管的源極/漏極區域或柵電極；沉積延伸至所述接觸開口內的金屬層；沉積導電覆蓋層，所述導電覆蓋層具有延伸至所述接觸開口內的第一部分和位于所述層間電介質上面的第二部分；在鍍液中使用電化學鍍將含金屬材料鍍在所述導電覆蓋層上，其中，所述鍍液不含硫；實施平坦化以去除所述含金屬材料的過量部分，其中，所述含金屬材料的剩余部分和所述導電覆蓋層的剩余部分組合形成接觸插塞，并且所述接觸插塞的頂面從鄰近所述層間電介質的頂面凹進以形成凹槽；以及在所述凹槽中選擇性地形成金屬蓋。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該指出，根據工業中的標準實踐，各個部件未按比例繪制。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1至圖12示出了根據一些實施例的晶體管和接觸插塞的形成中的中間階段的截面圖。

圖13示出了根據一些實施例的晶體管和接觸插塞的截面圖。

圖14示出了根據一些實施例的用于形成晶體管的工藝流程。

具體實施方式