[發(fā)明專利]基于FPGA的非均勻超寬帶稀疏信號采樣方法

有效

• 申請?zhí)枺?/td>: 201711258042.5
• 申請日: 2017-12-04
• 公開（公告）號: CN108155911B
• 公開（公告）日: 2021-06-25
• 發(fā)明（設(shè)計）人: 鮑丹;秦國棟;王韶華;劉高高;武斌;蔡晶晶;李鵬
• 申請（專利權(quán)）人: 西安電子科技大學(xué)
• 主分類號: H03M7/30
• 分類號: H03M7/30;H03M1/12;H03M1/54
• 代理公司: 陜西電子工業(yè)專利中心 61205
• 代理人: 程曉霞;王品華

1.一種基于FPGA的非均勻超寬帶稀疏信號采樣方法，其特征在于，包括有如下步驟：

1)搭建用于超寬帶稀疏信號采樣的硬件平臺，平臺主要包含F(xiàn)PGA、ADC、DSP、高速采樣保持器，其中采樣保持器用于保持模擬信號，低速ADC用于將采樣保持器保持的信號數(shù)字化，F(xiàn)PGA用于接收低速ADC輸出的數(shù)字信號以及產(chǎn)生控制采樣保持器工作狀態(tài)的偽隨機(jī)時鐘信號，DSP用于配置相關(guān)器件的工作參數(shù)；

2)根據(jù)實際需要采集信號頻段范圍，得到一個大于信號最大頻率2倍的奈奎斯特采樣頻率Fs；

3)假設(shè)需要對奈奎斯特速率進(jìn)行K倍壓縮，低速ADC采樣率為F，則F＝Fs/K，其中K為正整數(shù)；

4)生成用于控制高速采樣保持器對輸入離散信號進(jìn)行取舍的偽隨機(jī)序列,設(shè)碼元總數(shù)為N，N＝nK，n為正整數(shù)，則利用偽隨機(jī)碼元生成公式每次生成K位碼元，循環(huán)生成n次；

5)將得到的n組K位碼元按順序首尾相連，得到最終需要的N位偽隨機(jī)序列P；

6)將偽隨機(jī)序列P存入FPGA中的RAM，設(shè)FPGA吉比特收發(fā)器的用戶時鐘頻率為F_user，RAM的數(shù)據(jù)寬度為width，深度為depth，則：

7)使用FPGA的吉比特收發(fā)器GTH將偽隨機(jī)序列P以奈奎斯特速率Fs發(fā)送出去控制高速采樣保持器對信號的保持與通過，此時后端的低速ADC將保持器輸出模擬信號數(shù)字化之后得到離散信號，該信號包含了原始稀疏信號的完整信息；

8)通過壓縮感知中的信號恢復(fù)算法恢復(fù)出原始信號在稀疏域的稀疏表示向量。

2.根據(jù)權(quán)利要求1所述的一種基于FPGA的非均勻超寬帶稀疏信號采樣方法，其特征在于，步驟4中所述的偽隨機(jī)碼元生成公式，具體如下：

i＝1,2,3...n-1,n

其中P_i表示第i次循環(huán)中生成的碼元序列，k表示第i次循環(huán)中的碼元序號k＝1,2,3...K；u_i是一個隨機(jī)數(shù)，其取值范圍1～(K-2)，每一輪生成碼元前更新。

3.根據(jù)權(quán)利要求1所述的一種基于FPGA的非均勻超寬帶稀疏信號采樣方法，其特征在于，步驟1中所述的用于超寬帶稀疏信號采樣的硬件平臺的一種實現(xiàn)方案，硬件平臺以FPGA為核心，連接有晶振，為其提供參考輸入時鐘，接有時鐘芯片，為其內(nèi)部的吉比特收發(fā)器提供工作參考時鐘，接有數(shù)字信號處理器DSP，作為其配置參數(shù)傳輸?shù)闹修D(zhuǎn)，接有低速ADC用于接收數(shù)字化后的壓縮采樣信號；FPGA內(nèi)部的吉比特收發(fā)器給采樣保持器提供工作時鐘；時鐘芯片同時給低速ADC提供工作參考時鐘；低速ADC將采樣保持器輸出的模擬信號數(shù)字化后傳輸給FPGA。