[發明專利]適應前端高速處理的累加器和功率譜累加器及其累加方法

有效

• 申請號: 201711249543.7
• 申請日: 2017-12-01
• 公開（公告）號: CN107861709B
• 公開（公告）日: 2021-04-02
• 發明（設計）人: 陳剛;李坤賀;盧崢;蒲永材;陳航
• 申請（專利權）人: 中國兵器裝備集團自動化研究所
• 主分類號: G06F7/57
• 分類號: G06F7/57
• 代理公司: 成都行之專利代理事務所(普通合伙) 51220
• 代理人: 李朝虎

本發明公開了適應前端高速處理的累加器，累加器模塊：累加器模塊有輸入端口A、輸入端口B和輸出端口，輸入端口A直接與前端數據處理器件的輸出接口連接并按幀數順序獲得前端數據處理器件實時更新的每一幀的原始數據，輸入端口B直接與幀數判斷模塊的輸出端口連接并獲得幀數判斷模塊實時更新的輸出數據B，累加器模塊對原始數據與輸出數據B進行累加計算并輸出累加結果；幀數判斷模塊：當前端數據處理器件的輸出結果信號A的幀數為X時，X大于1的正整數，幀數判斷模塊用于調用先進先出緩存模塊中，幀數為X?1時原始數據對應的累加結果作為輸出數據B給累加器模塊的輸入端口B。

技術領域

本發明涉及數據處理領域，特別涉及一種適應前端高速處理的累加器和功率譜累加器及其累加方法。

背景技術

傳統的累加計算一般在嵌入式處理器(DSP、ARM、POWERPC等)中完成，方法如下：處理器首先從板載內存(或處理器自身存儲器)讀取數據，然后將數據拆分成若干數據包并將進行累加操作，累加完成后，再求取平均值。上述現有技術的數據處理流程大致為：前端信號處理設備將數據整體獲取后分為多個數據包，并按數據包的順序緩存在一個板載內存中，在執行累加時，先處理一個數據包內的數據進行累加，累加完成后再獲得下一個數據包的累加處理，直到所有數據都完成累加，一般一個數據包內包含多幀數據，即將多幀數據劃為一組，進行統一調用。例如專利公開號為CN102033732A的技術方案，其結構中包括一個浮點加法器單元、N個中間結果緩沖器單元、輸入控制單元、輸出控制單元，其中輸入控制單元，用于接收原始數據和各級浮點累加運算的中間結果數據，其數據在輸入時，原始浮點數據以M＝2N+1個數據為一組被累加，即前端信號處理設備獲得數據被切分成多組，但一組數據被累加時，該組內的M個數據同時輸入到輸入控制單元，以8個數據為例，其在第一個時隙內將第1個數據和第2個數據相加、第3個數據和第4個數據相加、第5個數據和第6個數據相加、第7個數據和第8個數據相加，相加結果儲存在第一個緩存中，在輸入控制單元中調用第一個緩存的內容后再次進行相加，即在第2個時隙內將第1個數據和第2個數據的相加結果與第3個數據和第4個數據的相加結果再次相加，第5個數據和第6個數據的相加結果與第7個數據和第8個數據的相加結果再次相加，相加的結果儲存到第2個緩存中，同樣的，在輸入控制單元中調用第二個緩存的內容后再次進行相加，最終輸出相加結果。

上述舉例專利中同樣存在輸入控制單元實際是一個緩存設備，需要同時儲存多組M個數據以及各級浮點累加運算的中間結果數據，而隨著高速數據采集系統的快速發展，前端信號速率越高，也就是說，若后端的加法器的運算速度跟不上采集系統的采集數據量，則會造成類似堵車的效果，即像上述現有技術那樣的緩存設備(輸出控制單元)中的數據越來越多，為了解決這個問題，需要對處理器處理速度要求也越高，因此CN102033732A的技術方案采用的FPGA這樣的高速處理器，在保證處理速度高速的情況下才能避免中間緩存設備(輸出控制單元)中的數據越來越多，還有一種方法是加大緩存設備(輸出控制單元)的容量，因此同時對板載內存(或處理器自身存儲器)的容量的要求也會相應提高。

總結上述現有技術來說，現有技術都是依賴于先儲存后調用相加的設計思想，但這種方法必須依賴器件高速處理的能力、和大容量的緩存設計，而對于先進的處理器而言，其技術核心對我國處于技術封鎖的狀態，我國的工程人員在面臨前端高速采樣技術時，難以突破國外高速處理器件封鎖問題，難以找到合適高速處理器和大容量緩存器件。

發明內容

本發明的目的在于提供適應前端高速處理的累加器和功率譜累加器及其累加方法及其通道切換方法，采用采用切換開關復用的繼電器，實現了絕緣和導通電阻能在同一個測量系統中進行測量。

本發明通過下述技術方案實現：

適應前端高速處理的累加器，至少包括以下部分：