[發明專利]適應前端高速處理的累加器和功率譜累加器及其累加方法

有效

• 申請號: 201711249543.7
• 申請日: 2017-12-01
• 公開（公告）號: CN107861709B
• 公開（公告）日: 2021-04-02
• 發明（設計）人: 陳剛;李坤賀;盧崢;蒲永材;陳航
• 申請（專利權）人: 中國兵器裝備集團自動化研究所
• 主分類號: G06F7/57
• 分類號: G06F7/57
• 代理公司: 成都行之專利代理事務所(普通合伙) 51220
• 代理人: 李朝虎

1.適應前端高速處理的累加器，其特征在于，至少包括以下部分：

累加器模塊：累加器模塊有輸入端口A、輸入端口B和輸出端口，輸入端口A直接與前端數據處理器件的輸出接口連接并按幀數順序獲得前端數據處理器件實時更新的每一幀的原始數據，輸入端口B直接與幀數判斷模塊的輸出端口連接并獲得幀數判斷模塊實時更新的輸出數據B，累加器模塊對原始數據與輸出數據B進行累加計算并輸出累加結果；

先進先出緩存模塊：先進先出緩存模塊的輸入端與累加器模塊的輸出端連接，用于按照先進先出的原則對累加結果進行緩存，當前累加結果緩存后將覆蓋上一次的累加結果；

幀數判斷模塊：

當前端數據處理器件的原始數據的幀數為1時，則，幀數判斷模塊：用于調用零值作為輸出數據B給累加器模塊的輸入端口B；

當前端數據處理器件的輸出結果信號A的幀數為X且X為大于1的正整數時，則，幀數判斷模塊：用于調用先進先出緩存模塊中，幀數為X-1時原始數據對應的累加結果作為輸出數據B給累加器模塊的輸入端口B。

2.基于權利要求1所述適應前端高速處理的累加器的累加方法，其特征在于：包括以下步驟：

步驟A、原始數據輸入步驟：通過累加器模塊跳過緩存器件直接從前端數據處理器件處獲得原始數據，原始數據按幀數順序并將實時更新的每一幀的原始數據發生給累加器模塊；

步驟B、1幀累加計算步驟：當前端數據處理器件的原始數據的幀數為1時，則，幀數判斷模塊調用零值作為輸出數據B給累加器模塊的輸入端口B，前端數據處理器件同時將幀數為1時的原始數據給累加器模塊的輸入端口A；累加器模塊完成幀數為1時的原始數據與零值的累加后，輸出累加結果作為幀數為1時原始數據對應的累加結果；

步驟C、累加計算步驟：

當前端數據處理器件的原始數據的幀數為X且X為大于1的正整數時，則，幀數判斷模塊調用幀數為X-1時原始數據對應的累加結果作為輸出數據B給累加器模塊的輸入端口B，幀數為X時的原始數據給累加器模塊的輸入端口A，累加器模塊完成幀數為X時的原始數據與幀數為X-1時原始數據對應的累加結果的累加后，輸出累加結果作為幀數為X時原始數據對應的累加結果；

步驟D、循環步驟：當X按幀數順序加1后重復步驟C直到前端數據處理器件的所有幀原始數據結束，將最后一次的累加結果作為最終的累加結果輸出；

步驟E、累加結果平均步驟：采用均值計算模塊將最終的累加結果除以原始數據的總幀數，得到均值輸出。

3.功率譜累加器，其特征在于，至少包括以下部分：

累加器模塊：累加器模塊有輸入端口A、輸入端口B和輸出端口，輸入端口A直接與前端數據處理器件的輸出接口連接并按幀數順序獲得前端數據處理器件實時更新的每一幀的原始數據，輸入端口B直接與幀數判斷模塊的輸出端口連接并獲得幀數判斷模塊實時更新的輸出數據B，累加器模塊對原始數據與輸出數據B進行累加計算并輸出累加結果；

先進先出緩存模塊：先進先出緩存模塊的輸入端與累加器模塊的輸出端連接，用于按照先進先出的原則對累加結果進行緩存，當前累加結果緩存后將覆蓋上一次的累加結果；

幀數判斷模塊：

當前端數據處理器件的原始數據的幀數為1時，則，幀數判斷模塊：用于調用零值作為輸出數據B給累加器模塊的輸入端口B；

當前端數據處理器件的輸出結果信號A的幀數為X且X為大于1的正整數時，則，幀數判斷模塊：用于調用先進先出緩存模塊中，幀數為X-1時原始數據對應的累加結果作為輸出數據B給累加器模塊的輸入端口B；

所述前端數據處理器件包括接收外部數字信號的傅立葉變換模塊、接收傅立葉變換模塊輸出結果的功率計算模塊；

傅立葉變換模塊：用于將外部數字信號從時域轉換到頻域，并得到I、Q兩路數據作為輸出結果；

功率計算模塊：用于計算I2+Q2，得到信號的功率值，并將功率值作為原始數據發生給累加器模塊。

4.根據權利要求3所述的功率譜累加器，其特征在于，所述累加器模塊、幀數判斷模塊、傅立葉變換模塊、功率計算模塊均使用FPGA 內部邏輯模塊實現，先進先出緩存模塊使用FPGA 內部緩存實現。