[發明專利]半導體結構的制備方法及半導體結構

有效

• 申請號: 201711246374.1
• 申請日: 2017-12-01
• 公開（公告）號: CN108063141B
• 公開（公告）日: 2019-05-28
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 余明偉

本發明提供一種半導體結構的制備方法及半導體結構。半導體結構的制備方法包括步驟：1）提供一半導體襯底，半導體襯底包括器件單元區域和位于器件單元區域外圍的外圍單元區域；2）于器件單元區域的上表面形成阻擋層；3）在阻擋層的保護作用下將步驟2）得到的結構進行半導體氧化處理，以于外圍單元區域的上表面形成柵氧化層。本發明在對外圍單元區域的上表面進行柵極氧化前，通過先在器件單元區域的上表面形成阻擋層而避免器件單元區域的有源區在柵極氧化過程中被氧化而保證器件單元區域的有源區面積不會減小從而為后續的工藝生產提供更大的工藝容限空間，并能極大減少器件斷路等不良，從而提升器件性能，最終幫助提高生產良率，降低生產成本。

技術領域

本發明涉及半導體制造領域，特別是涉及一種半導體結構的制備方法及半導體結構。

背景技術

隨著電子技術的飛速發展，半導體集成度越來越高，半導體器件單元區域內集成的功能模塊越來越多，一些輔助的功能模塊則被設置到外圍單元區域。比如，在DRAM存儲器件中，器件單元區域內通常包括矩陣型的多個存儲單元，而外圍單元區域則包括操作存儲單元的電路；在其他一些器件結構中，為了保證器件單元區域能實現高擊穿電壓和穩定性，則通過外圍區的電路實現對器件單元區域的過渡和保護作用。當然，外圍單元區域也可能同時包含這兩類功能結構。在半導體產品集成度增加的同時產品尺寸卻越來越小，這使得器件的有源區減小并導致工藝容限(誤差容忍度)減小，對產品性能和收率的影響也逐漸增加。

通常來說，半導體器件單元區域內的電路分布比外圍單元區域內的電路分布密集得多，相應地，器件單元區域內的設計尺寸也比外圍單元區域的設計尺寸更小。傳統的半導體工藝中在進行晶體管柵極氧化工藝時不區分器件單元區域和外圍單元區域而在整個器件表面同時進行，使得器件的有源區，尤其是器件單元區域內的有源區被氧化使得實際的有源區出現如圖1中所示的現象，即器件單元區域11’內的有源區10’的兩側出現氧化區域24’使得有源區10’上表面的橫向尺寸d1減小，并產生斜坡現象使得器件單元區域的工藝容限減小，在半導體集成度不高的情況下，這種減小對后續工藝的影響及對器件性能的影響尚在可承受范圍之內，但在半導體集成度不斷增加的情況下，器件單元區域的有源區減小使得晶體管的電流量難以控制，影響產品可靠性，而在DRAM產品制造中，器件單元區域的有源區減小會導致存儲器件的動態/靜態刷新不良導致存儲器產品的最大不良，且器件單元區域有源區的減小導致后續的工藝難度增加，并極易引發斷路等問題而使得器件性能急劇下降、生產良率下降以及生產成本增加等問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體結構的制備方法及半導體結構，用于解決現有技術中在進行柵極熱氧化工藝時因器件單元區域的有源區被氧化使得器件單元區域實際的有源區面積減小導致器件性能下降、生產良率下降及后續工藝難度增加等問題。

具體的，本發明的半導體結構的制備方法包括步驟：1)提供一半導體襯底，所述半導體襯底包括器件單元區域和位于所述器件單元區域外圍的外圍單元區域；2)于所述器件單元區域的上表面形成阻擋層；3)在所述阻擋層的保護作用下將步驟2)得到的結構進行半導體氧化處理，以于所述外圍單元區域的上表面形成柵氧化層。

優選地，步驟1)中，所述器件單元區域內形成有第一淺溝槽隔離結構，以在所述器件單元區域內隔離出若干個第一有源區；所述外圍單元區域內形成有第二淺溝槽隔離結構，以在所述外圍單元區域內隔離出若干個第二有源區。

更優選地，位于所述外圍單元區域內的所述第二淺溝槽隔離結構的橫向尺寸大于位于所述器件單元區域內的所述第一淺溝槽隔離結構的橫向尺寸。

優選地，所述器件單元區域的工藝容限小于所述外圍單元區域的工藝容限。

優選地，步驟1)中，所述半導體襯底內還形成有過渡結構，所述過渡結構位于所述器件單元區域與所述外圍單元區域之間。

優選地，步驟2)中形成的所述阻擋層包括氮化硅層。