[發(fā)明專利]一種改進(jìn)的集成電路MOSFET晶體管測試結(jié)構(gòu)參數(shù)提取方法

有效

• 申請?zhí)枺?/td>: 201711239524.6
• 申請日: 2017-11-30
• 公開（公告）號: CN107895089B
• 公開（公告）日: 2021-06-29
• 發(fā)明（設(shè)計）人: 程加力;胡全斌;董自健
• 申請（專利權(quán)）人: 江蘇省海洋資源開發(fā)研究院（連云港）
• 主分類號: G06F30/3308
• 分類號: G06F30/3308
• 代理公司: 北京華仲龍騰專利代理事務(wù)所(普通合伙) 11548
• 代理人: 李靜

本發(fā)明公開了一種改進(jìn)的集成電路MOSFET晶體管測試結(jié)構(gòu)參數(shù)提取技術(shù)，采用本發(fā)明的技術(shù)在設(shè)計被測MOSFET晶體管時，還要設(shè)計制造一個開路測試結(jié)構(gòu)和短路測試結(jié)構(gòu)，通過這兩個專門的測試結(jié)構(gòu)，能夠提取測試結(jié)構(gòu)的寄生參數(shù)。但是額外的開路測試結(jié)構(gòu)和短路測試結(jié)構(gòu)占據(jù)了專門的芯片面積，提高了芯片制造成本。

技術(shù)領(lǐng)域

本發(fā)明涉及晶體管檢測技術(shù)，具體是一種改進(jìn)的集成電路MOSFET晶體管測試結(jié)構(gòu)參數(shù)提取方法。

背景技術(shù)

設(shè)計好的集成電路原理圖需要仿真，以確認(rèn)電路輸出結(jié)果符合設(shè)計要求，為了保證仿真結(jié)果與實際測量結(jié)果盡可能一致，必須建立精確的MOSFET晶體管模型。當(dāng)在晶圓上直接測量器件的IV特性、S參數(shù)時，由于芯片上的MOSFET器件尺寸非常小，無法直接接觸，必須設(shè)計一個測試結(jié)構(gòu)(Test Structure)以便能夠用共面波導(dǎo)探針(Coplanar Probe)來測量它的射頻特性。測試結(jié)構(gòu)通常由探針焊盤(Probe Pad)、金屬互連線(MetalInterconnecting Line)和被測器件(DUT，Device Under Testing)組成，探針焊盤將測試探針與被測晶圓相連，金屬互連線將被測器件與焊盤相連，如圖1所示。測量時，測試探針與焊盤接觸，通過探針焊盤和互連線可以測量被測器件的電學(xué)性能，但是源自焊盤與金屬互連線的寄生效應(yīng)，會影響被測器件的測試結(jié)果，因此得到的測試數(shù)據(jù)必須剝離測試結(jié)構(gòu)的影響，才能得到晶體管真正的測試數(shù)據(jù)。而為了消除寄生效應(yīng)的影響，研究人員提出了幾種方法，這種剝離焊盤與互連線寄生效應(yīng)的過程被稱之為去嵌(De-embedding)。目前常用的是開路去嵌法和開路短路去嵌法。采用這兩種方法時，必須在同一塊芯片上，在測試器件邊上制造單獨的開路測試結(jié)構(gòu)和短路測試結(jié)構(gòu)，如圖2、3所示，該結(jié)構(gòu)與圖1結(jié)構(gòu)的完全相同，只是沒有被測器件或互連線。

圖2的等效電路如圖4所示；圖3的等效電路如圖5所示，虛線框內(nèi)的電路表示互連線的寄生效應(yīng)。C_pg和C_pd分別代表柵、漏信號焊盤與地之間的電容。C_pgd代表柵、漏焊盤之間的耦合電容。R_pg和R_pd分別代表柵、漏焊盤的襯底損耗電阻。L_g、L_s和L_d分別代表柵、源、漏極互連線的寄生電感。R_g、R_s和R_d分別代表柵、源、漏極互連線的寄生電阻。L是信號焊盤的長度，d是互連線的寬度。

所有參數(shù)可以采用以下步驟求解出：

一、開路測試結(jié)構(gòu)參數(shù)提取

其中，Y^open由開路測試結(jié)構(gòu)S參數(shù)得出。假設(shè)(ωR_pgC_pg)²+1≈1，有：

由(2)-(4)，我們可以得到：

二、短路測試結(jié)構(gòu)參數(shù)提取

Y^short1＝Y(jié)^short-Y^open (10)

其中Y^short由短路測試結(jié)構(gòu)S參數(shù)得出。Y^short1是圖5中虛線框內(nèi)部分的等效電路。