[發明專利]可編程邏輯電路模塊級仿真配碼自動生成的方法及系統

有效

• 申請號: 201711223549.7
• 申請日: 2017-11-29
• 公開（公告）號: CN107895087B
• 公開（公告）日: 2021-02-26
• 發明（設計）人: 黃志洪;涂開輝;魏星;徐宇;毛寧;狄新凱;趙赫;尹韜;楊海鋼
• 申請（專利權）人: 中科億海微電子科技（蘇州）有限公司
• 主分類號: G06F30/34
• 分類號: G06F30/34
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 李永葉

1.一種可編程邏輯電路模塊級仿真驗證配碼自動生成的方法，包括：

步驟S1：對FPGA的底層電路結構進行解析，分別建立底層電路的配置尋址模型，并結合FPGA的各層次、各模塊之間的信號連接關系和SRAM配置位信息，建立起各相應模塊級配碼模型；

步驟S2：通過指定的需要進行仿真配碼的路徑，確定子模塊級電路的輸入端口和輸出端口；

步驟S3：通過步驟S2中確定的輸入和輸出端口，定位確定所需配通的路徑，再根據步驟S1中的模塊級配碼模型，找到所需配通的SRAM位，并通過約定好的輸出格式輸出SRAM配置碼流。

2.根據權利要求1所述的方法，所述步驟S1之前還包括：

步驟S0：通過規范的電路原理圖設計，提取電路網表，并從電路網表中提取出FPGA的底層電路結構及各層次、各模塊之間的信號連接關系和SRAM配置位信息。

3.根據權利要求1所述的方法，所述可編程邏輯電路中包括可編程基本單元及開關盒、連接盒、以及多路選擇模塊中的至少一個。

4.根據權利要求2所述的方法，所述步驟S0中提取的所述電路網表的格式是與步驟S1中建立的模塊級配碼模型共同約定好的固定格式。

5.根據權利要求1所述的方法，所述步驟S2中通過將FPGA模塊級電路分解成子模塊的描述，實現對指定好的輸入端口和輸出端口的描述，若子模塊下面層次仍包含下一級子模塊，則按照由高一級向低一級的順序往下逐級排列，直到基本單元層次，給出表示輸入信號以及輸出信號的信息。

6.根據權利要求1所述的方法，所述步驟S2包括，在一個配碼文件中寫入多個設備組，以實現一次配通多條路徑，所述配碼文件是由SRAM配置位信息數據構成的文件。

7.根據權利要求1所述的方法，步驟S3中，最終生成用于仿真的包含可編程邏輯配碼信息的文件為SRAM配置碼流輸出，所述輸出格式表示出SRAM在任意模塊邏輯位置以及物理位置的配值。

8.根據權利要求7所述的方法，所述SRAM的配置碼流按不同子模塊的順序依次排列給出，各底層模塊的順序設定為和原理圖中的邏輯順序，或者以及在整個可編程邏輯器件中的物理位置。

9.根據權利要求8所述的方法，步驟S3中所述約定好的輸出格式為將需要配成高電平或低電平部分的SRAM配置位輸出，或將子模塊所有SRAM配置位輸出。

10.一種可編程邏輯電路模塊級仿真驗證配碼自動生成系統，采用如權利要求1-9中任一項所述的方法，包括：

界面模塊，用于給仿真測試用戶提供一個友好接口，驗證人員通過在界面中選擇需要的輸入信息文件，在指定目錄下生成相應的用來仿真測試的配碼文件；

結構體創建模塊，用于建立“數據容器”，根據界面模塊輸出的生成配碼指令，按照芯片的結構將每一個模塊建立成結構體，并將輸入輸出端口信息以及SRAM單元的編號信息作為結構體中的參數；

信息寫入模塊，用于將把配碼文件所包含的輸入輸出信息提取到結構體創建模塊相應的數據結構中，界面模塊為信息寫入模塊提供用戶輸入接口界面；

信息輸出模塊，負責從結構體創建模塊的數據結構中抽取相應信息，按照驗證人員需求的格式進行文件形式輸出，其中，最終生成用于仿真的包含可編程邏輯配碼信息的文件為SRAM配置碼流輸出。