[發明專利]半導體器件及其制造方法

有效

• 申請號: 201711215262.X
• 申請日: 2017-11-28
• 公開（公告）號: CN108183105B
• 公開（公告）日: 2020-12-22
• 發明（設計）人: 許佑凌;施宏霖;邱捷飛;劉珀瑋;黃文鐸;才永軒;楊世匡
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/11524
• 分類號: H01L27/11524;H01L27/11529;H01L27/11531
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

制造非易失性存儲器半導體器件的方法，包括在半導體襯底的非易失性存儲器單元區上形成多個存儲器單元，并且在多個存儲器單元上方形成導電層。在多個存儲器單元上方形成具有小于約1.2厘泊的粘度的平坦化材料的第一平坦化層。對第一平坦化層和導電層實施平坦化操作，從而去除第一平坦化層的上部區域和導電層的上部區域。完全地去除存儲器單元之間的導電層的下部區域的部分。本發明的實施例還涉及半導體器件及其制造方法。

技術領域

本發明涉及半導體集成電路，更具體地，涉及包括非易失性存儲器單元的半導體器件及其制造工藝。

背景技術

隨著半導體工業在追求更高的器件密度、更高的性能和更低的成本的過程中進入納米技術工藝節點，在減少形貌變化和抑制光刻操作的數量增加方面存在挑戰。制造工藝中的有效平坦化是期望的以增加器件密度。平坦化材料的邊緣變薄是半導體器件制造工藝中的一個問題，尤其是具有較大的組件密度或形貌變化的器件中。

發明內容

本發明的實施例提供了一種制造非易失性存儲器半導體器件的方法，包括：在半導體襯底的非易失性存儲器單元區上形成多個存儲器單元；在所述多個存儲器單元上方形成導電層；在所述多個存儲器單元上方形成具有小于1.2厘泊的粘度的平坦化材料的第一平坦化層；對所述第一平坦化層和所述導電層實施平坦化操作，從而去除所述第一平坦化層的上部區域和所述導電層的上部區域；以及完全地去除所述存儲器單元之間的所述導電層的下部區域的部分。

本發明的另一實施例提供了一種用于制造包括非易失性存儲器的半導體器件的方法，所述方法包括：在襯底上方形成堆疊結構，所述堆疊結構包括：第一多晶硅層，設置在第一介電層上方；第二介電層，設置在所述第一多晶硅層上方；第二多晶硅層，設置在所述第二介電層上方；覆蓋絕緣層，設置在所述第二多晶硅層上方；以及側壁間隔件，設置在所述第一多晶硅層、所述第二介電層、所述第二多晶硅層和所述覆蓋絕緣層的相對側上；在所述堆疊結構上方形成第三多晶硅層，從而覆蓋所述堆疊結構；在所述第三多晶硅層上方形成具有小于1.2厘泊的粘度的平坦化材料的第一平坦化層；以及去除所述第一平坦化層和所述第三多晶硅層的上部，從而形成選擇柵極和擦除柵極。

本發明的又一實施例提供了一種非易失性存儲器半導體器件，包括：非易失性存儲器單元區；邏輯區；偽區，位于所述非易失性存儲器單元區和所述邏輯區之間；以及接地區域，位于所述偽區和所述邏輯區之間，其中，所述偽區不包含位于所述非易失性存儲器單元區和所述邏輯區之間的壩結構。

附圖說明

當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發明的各個方面。應該強調，根據工業中的標準實踐，各個部件未按比例繪制并且僅用于說明的目的。實際上，為了清楚的討論，各個部件的尺寸可以任意地增大或減小。

圖1是示出制造非易失性存儲器半導體器件的方法的步驟的流程圖。

圖2A示出了根據本發明的一些實施例的示出順序半導體器件制造工藝的各個階段的一個的示例性截面圖。圖2B是圖2A中的細節A的截面圖。

圖3示出了根據本發明的一些實施例的示出順序半導體器件制造工藝的各個階段的一個的示例性截面圖。

圖4A示出了根據本發明的一些實施例的示出順序半導體器件制造工藝的各個階段的一個的示例性截面圖。圖4B是圖4A的細節B的截面圖。

圖5示出了根據本發明的一些實施例的示出順序半導體器件制造工藝的各個階段的一個的示例性截面圖。

圖6示出了根據本發明的一些實施例的示出順序半導體器件制造工藝的各個階段的一個的示例性截面圖。

圖7示出了根據本發明的一些實施例的示出順序半導體器件制造工藝的各個階段的一個的示例性截面圖。

圖8示出了根據本發明的一些實施例的示出順序半導體器件制造工藝的各個階段的一個的示例性截面圖。