[發明專利]三維半導體裝置

在審

• 申請號: 201711214301.4
• 申請日: 2017-11-28
• 公開（公告）號: CN108538844A
• 公開（公告）日: 2018-09-14
• 發明（設計）人: 金英宇;任峻成;尹壯根;黃盛珉
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11526
• 分類號: H01L27/11526;H01L27/11551;H01L27/11573;H01L27/11578
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 劉燦強;尹淑梅

1.一種三維半導體裝置，所述三維半導體裝置包括：

基底，具有單元陣列區和外圍電路區；

單元陣列結構，位于單元陣列區中并包括三維存儲器單元陣列；

外圍邏輯結構，位于外圍電路區中并包括外圍電路晶體管；

單元絕緣層，使單元陣列結構絕緣；以及

外圍絕緣層，使外圍邏輯結構絕緣，并具有多孔層。

2.如權利要求1所述的三維半導體裝置，其中，外圍絕緣層包括具有比氧化硅層低的介電常數的低介電層。

3.如權利要求1所述的三維半導體裝置，其中，單元絕緣層包括氧化硅層或者具有比氧化硅層低的介電常數的低介電層。

4.如權利要求1所述的三維半導體裝置，其中，外圍絕緣層包括：

外圍下絕緣層，位于外圍電路晶體管上；

外圍上絕緣層，位于外圍下絕緣層上；以及

外圍接觸布線結構，電連接到外圍電路晶體管并且位于外圍絕緣層中。

5.如權利要求4所述的三維半導體裝置，其中，外圍下絕緣層包括：

氧化硅層，位于外圍電路晶體管上；

低介電層，位于氧化硅層上并且具有比氧化硅層低的介電常數；以及

多孔層，位于低介電層上。

6.如權利要求5所述的三維半導體裝置，其中，外圍上絕緣層包括：

低介電層，位于外圍下絕緣層上并且具有比氧化硅層低的介電常數；以及

多孔層，位于外圍上絕緣層的低介電層上。

7.如權利要求4所述的三維半導體裝置，其中，外圍下絕緣層包括：

第一材料層，位于外圍電路晶體管上并且包括氧化硅層或者具有比氧化硅低的介電常數的低介電層；以及

第二材料層，包括位于第一材料層上的多孔層。

8.如權利要求7所述的三維半導體裝置，其中，外圍上絕緣層包括：

氧化硅層，位于外圍下絕緣層上；以及

多孔層，位于外圍上絕緣層的氧化硅層上。

9.如權利要求4所述的三維半導體裝置，其中，外圍下絕緣層包括：

氧化硅層，位于外圍電路晶體管上；

低介電層，位于氧化硅層上并且具有比氧化硅層低的介電常數；以及

保護層，位于氧化硅層和低介電層的上表面和側壁上，所述保護層保護外圍電路區的側壁。

10.如權利要求1所述的三維半導體裝置，其中：

通過布線絕緣層來絕緣的布線層位于單元陣列區中，并且

通過外圍布線絕緣層來絕緣的外圍布線層位于外圍電路區中，所述外圍布線層包括多孔層。

11.如權利要求10所述的三維半導體裝置，其中：

布線絕緣層包括氧化硅層或者具有比氧化硅層低的介電常數的低介電層，

外圍布線絕緣層包括具有比氧化硅層低的介電常數的低介電層。

12.如權利要求1所述的三維半導體裝置，其中：

外圍電路區和單元陣列區在基底中豎直取向，

外圍絕緣層位于基底中或者豎直地位于外圍電路區與單元陣列區之間。

13.一種三維半導體裝置，所述三維半導體裝置包括：

基底，具有單元陣列區、接觸區和外圍電路區；

單元陣列結構，位于單元陣列區中并包括堆疊結構和垂直結構；

外圍邏輯結構，位于外圍電路區中并包括外圍電路晶體管；

接觸布線結構，位于接觸區中并且將單元陣列區與外圍電路區電連接；

單元絕緣層，被構造為將單元陣列結構絕緣；

接觸絕緣層，使接觸布線結構絕緣；以及

外圍絕緣層，使外圍邏輯結構絕緣，所述外圍絕緣層包括多孔層和具有比氧化硅層低的介電常數的低介電層。