[發(fā)明專利]三維半導體裝置

在審

• 申請?zhí)枺?/td>: 201711214301.4
• 申請日: 2017-11-28
• 公開（公告）號: CN108538844A
• 公開（公告）日: 2018-09-14
• 發(fā)明（設計）人: 金英宇;任峻成;尹壯根;黃盛珉
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11526
• 分類號: H01L27/11526;H01L27/11551;H01L27/11573;H01L27/11578
• 代理公司: 北京銘碩知識產(chǎn)權代理有限公司 11286
• 代理人: 劉燦強;尹淑梅

提供了一種三維(3D)半導體裝置，所述3D半導體裝置包括具有單元陣列區(qū)和外圍電路區(qū)的基底。單元陣列結構位于單元陣列區(qū)中，并包括3D存儲器單元陣列。外圍邏輯結構位于外圍電路區(qū)中并包括外圍電路晶體管。單元絕緣層使單元陣列結構絕緣。外圍絕緣層與外圍邏輯結構和單元陣列區(qū)絕緣并且具有多孔層。

于2017年3月3日提交的且發(fā)明名稱為“三維半導體裝置(Three-DimensionalSemiconductor Device)”的第10-2017-0027776號韓國專利申請通過引用全部包含于此。

技術領域

一個或更多個實施例涉及一種三維半導體裝置。

背景技術

已經(jīng)開發(fā)除了許多類型的半導體裝置。二維(或平面型)半導體裝置具有二維布置的存儲器單元。三維(或垂直型)半導體裝置具有三維布置的存儲器單元。開發(fā)三維半導體裝置以克服二維半導體裝置的尺寸、容量或其它限制。

發(fā)明內容

根據(jù)一個或更多個實施例，三維(3D)半導體裝置包括：基底：具有單元陣列區(qū)和外圍電路區(qū)；單元陣列結構，位于單元陣列區(qū)中并包括3D存儲器單元陣列；外圍邏輯結構，位于外圍電路區(qū)中并包括外圍電路晶體管；單元絕緣層，使單元陣列結構絕緣；外圍絕緣層，與外圍邏輯結構和單元陣列區(qū)絕緣并具有多孔層。

根據(jù)一個或更多個其它實施例，三維(3D)半導體裝置包括：基底，具有單元陣列區(qū)、接觸區(qū)和外圍電路區(qū)；單元陣列結構，位于單元陣列區(qū)中并包括堆疊結構和垂直結構；外圍邏輯結構，位于外圍電路區(qū)中并包括外圍電路晶體管；接觸布線結構，位于接觸區(qū)中并且將單元陣列區(qū)與外圍電路區(qū)電連接；單元絕緣層，被構造為將單元陣列結構絕緣；接觸絕緣層，使接觸布線結構絕緣；外圍絕緣層，與外圍邏輯結構和單元陣列區(qū)絕緣，所述外圍絕緣層包括具有多孔層和比氧化硅層低的介電常數(shù)的低介電層。

根據(jù)一個或更多個其它實施例，三維(3D)半導體裝置包括：第一區(qū)域，包括3D單元陣列；第二區(qū)域，包括外圍邏輯結構；第一絕緣層，位于第二區(qū)域中并且具有比氧化硅低的介電常數(shù)，所述第一絕緣層位于外圍邏輯結構與在第二區(qū)域中的和外圍邏輯結構疊置的區(qū)域之間。

附圖說明

通過參照附圖詳細描述示例性實施例，特征對于本領域技術人員將變得明顯，在附圖中：

圖1示出了三維(3D)半導體裝置的實施例；

圖2示出了圖1的3D半導體裝置的框圖；

圖3示出了3D存儲器器單元陣列的實施例；

圖4示出了3D半導體裝置的實施例的平面圖；

圖5示出了沿圖4中的剖面線I-I'、II-II'和III-III'截取的視圖；

圖6示出了3D半導體裝置的另一實施例；

圖7示出了3D半導體裝置的另一實施例；

圖8示出了3D半導體裝置的另一實施例；

圖9和圖10示出了用于解釋用于制造3D半導體裝置的方法的實施例的視圖；

圖11和圖12示出了用于解釋用于制造3D半導體裝置的方法的另一實施例的視圖；

圖13和圖14示出了用于解釋用于制造3D半導體裝置的方法的另一實施例的視圖；

圖15和圖16示出了用于解釋用于制造3D半導體裝置的方法的另一實施例的視圖；

圖17至圖21示出了用于解釋用于制造3D半導體裝置的方法的另一實施例的視圖；

圖22示出了3D半導體裝置的另一實施例；

圖23和圖24分別示出了沿圖22中的剖面線I-I'和II-II'截取的視圖；以及