[發明專利]用于電阻式晶種襯底電鍍的導電總線條的結構及方法

有效

• 申請號: 201711213472.5
• 申請日: 2017-11-28
• 公開（公告）號: CN108122891B
• 公開（公告）日: 2021-03-19
• 發明（設計）人: S·艾哈邁德;S·V·德斯潘德;荻野淳
• 申請（專利權）人: 格芯(美國)集成電路科技有限公司
• 主分類號: H01L23/58
• 分類號: H01L23/58
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

本發明涉及用于電阻式晶種襯底電鍍的導電總線條的結構及方法，其中，一種方法包括提供上有水平與垂直切割道的半導體襯底，該切割道就印刷電路及/或半導體裝置界定半導體區，該方法還包括在該半導體襯底上形成就該印刷電路及/或半導體裝置作用為總線條的金屬性結構。一種半導體結構以該方法來實現，該半導體結構包括上有水平與垂直切割道的半導體襯底(該切割道就印刷電路及/或半導體裝置界定半導體區)、位在該半導體襯底上就該印刷電路及/或半導體裝置作用為總線條的金屬性結構、以及位在該半導體區中的印刷電路及/或半導體裝置。

技術領域

本發明大體上是關于后段(BEOL)金屬化。更具體地說，本發明是關于取代在BEOL期間的總線條金屬化結構以提供總線條的功能。

背景技術

CMOS擴縮(scaling)同時提供成本及效能效益。先進節點技術屬性的擴縮增加圖型密度，并因此增大表面面積。因此，若要配合實體空間并且實現制程；還需要比例化制程參數(例如：膜厚，層厚等)。至于BEOL銅金屬化，導電晶種就電鍍程序而言為預先處理(pre-condition)的主要部分。電鍍程序的電接觸透過晶片的邊緣來導電。然而，先進節點技術的擴縮已在晶片邊緣與中心之間造成巨大的電阻差(resistance delta)，因為：從晶片邊緣到中心的受圖型密度驅使的有效長度增加；以及先進節點上阻障物晶種的擴縮造成有效銅晶種厚度縮減。

當電鍍到電阻性襯底上時，跨晶片表面的電位降會造成電流密度分布不均勻。此所謂的“端點效應”導致沉積率在晶片邊緣處比在中心處自然更高。所以，在此一電阻性晶種上進行電鍍期間，端點效應造成：跨晶片的電鍍不均勻，其造成晶片中心與邊緣之間出現受電鍍銅厚度差，并且最終導致平坦化問題；銅晶種呈非保形及非連續，原因在于局部偏壓的差異，其造成嵌埋式空洞，并且最終造成可靠度不良及/或良率損失。

發明內容

因此，習知的總線條需要替代方案或進行改良。

透過在一項態樣中提供一種方法，得以克服先前技術的缺點，并且提供附加優點。該方法包含提供半導體結構，該半導體結構包含半導體襯底，其上具有多條水平與垂直切割道，該切割道就多個半導體界定多個半導體區，該多個半導體至少有一些位于該多個半導體區的至少一些中，該方法還包含在該半導體結構上方形成就該多個半導體作用為總線條的金屬性結構。

根據另一態樣，提供一種半導體結構。該半導體結構包含半導體襯底，其上具有多條水平與垂直切割道，該切割道就多個半導體界定多個半導體區，該多個半導體位于該半導體襯底上方及/或該多個半導體區中，該半導體結構還包含位在該多個半導體上方作用為總線條的金屬性結構。

根據又另一態樣，提供一種方法。該方法包含提供起始半導體結構；就該起始半導體結構進行FEOL(前段制程)制作而產生已制作半導體結構，以及在BEOL(后段制程)形成導電結構，該導電結構就該已制作半導體結構作用為總線條。

本發明的這些及其它目的、特征及優點經由以下本發明各項態樣的詳細說明，搭配附圖，將會變為顯而易見。

附圖說明

圖1根據本發明的一或多項態樣，為半導體結構的一項實施例的頂視圖，該半導體結構包括具有切割道的半導體襯底(在圖1的實施例中為半導體晶片)，該切割道界定半導體的區域，在這些區域中可形成(多個)半導體裝置及/或可印刷(多個)半導體電路，該半導體襯底還具有位在該切割道兩側的溝槽線。

圖2根據本發明的一或多項態樣，為起始半導體結構的一項實施例的截面圖，該起始半導體結構包括半導體電路(其特定細節與本發明無關)、位在其上方的硬罩層、位在該硬罩層上方的第一介電層及位在該第一介電層上方的第二介電層。

圖3根據本發明的一或多項態樣，繪示圖2的結構在為了分別圖型化該第一與第二介電層而形成光刻堆棧之后的一項實施例，該光刻堆棧舉例而言，包括位在圖1結構上方的光刻阻隔材料(例如：光刻膠)的襯層、位在該襯層上方的抗反射層(例如：Si-ARC)及位在該抗反射層上方的圖型化光刻阻隔材料層。