[發(fā)明專利]一種異構(gòu)雙核處理器訪問eFPGA的控制電路

有效

• 申請?zhí)枺?/td>: 201711210739.5
• 申請日: 2017-11-27
• 公開（公告）號: CN109840225B
• 公開（公告）日: 2023-06-09
• 發(fā)明（設(shè)計）人: 田澤;王世中;王宣明;郭蒙;曹朋朋;杜斐
• 申請（專利權(quán)）人: 中國航空工業(yè)集團(tuán)公司西安航空計算技術(shù)研究所
• 主分類號: G06F13/26
• 分類號: G06F13/26
• 代理公司: 中國航空專利中心 11008
• 代理人: 王世磊

1.一種異構(gòu)雙核處理器訪問eFPGA的控制電路，所述的異構(gòu)雙核處理器包括控制處理器和運算處理器，其特征為：所述的電路包括共享接口仲裁模塊，PLB接口模塊，AXI接口模塊和eFPGA接口，PLB接口模塊用于連接控制處理器PLB總線、共享接口仲裁模塊、eFPGA接口模塊以訪問eFPGA；

AXI接口模塊用于連接計算處理器AXI總線、共享接口仲裁模塊、eFPGA接口模塊以訪問eFPGA；

共享接口仲裁模塊接收到請求信息后，若僅一路處理器請求訪問，則對該路處理器進(jìn)行授權(quán)；

當(dāng)兩個處理器同時訪問eFPGA時，共享接口仲裁模塊優(yōu)先選擇其中一個處理器進(jìn)行訪問，對優(yōu)先訪問的處理器進(jìn)行授權(quán)，另一處理器進(jìn)入請求等待狀態(tài)，若等待時間超過1024個處理器時鐘，則該處于等待狀態(tài)的處理器取消請求，發(fā)出超時中斷，供軟件查詢使用；

若當(dāng)前獲得授權(quán)的處理器有流水請求發(fā)出時，則保持eFPGA接口的控制權(quán)，至流水請求處理完畢，釋放授權(quán)；

若兩路處理器其一通過共享接口訪問eFPGA異常時，將通過其片上總線產(chǎn)生復(fù)位將共享接口授權(quán)取消。