[發(fā)明專(zhuān)利]一種可變延時(shí)異步時(shí)序控制電路及控制方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201711195584.2
• 申請(qǐng)日: 2017-11-24
• 公開(kāi)（公告）號(hào): CN107835021B
• 公開(kāi)（公告）日: 2020-10-27
• 發(fā)明（設(shè)計(jì)）人: 張國(guó)和;朱海燕;王振;徐代果;陳光炳;劉旋
• 申請(qǐng)（專(zhuān)利權(quán)）人: 西安交通大學(xué)
• 主分類(lèi)號(hào): H03M1/12
• 分類(lèi)號(hào): H03M1/12;H03M1/46
• 代理公司: 西安通大專(zhuān)利代理有限責(zé)任公司 61200
• 代理人: 徐文權(quán)

一種可變延時(shí)異步時(shí)序控制電路及控制方法，控制電路的V_INP差分信號(hào)輸入端與V_INN差分信號(hào)輸入端分別通過(guò)采樣開(kāi)關(guān)k₁與采樣開(kāi)關(guān)k₂連接V_XP采樣保持電路與V_XN采樣保持電路，V_XP采樣保持電路連接正N位DAC二進(jìn)制電容陣列的上極板，V_XN采樣保持電路連接負(fù)N位DAC二進(jìn)制電容陣列的上極板；V_XP采樣保持電路與V_XN采樣保持電路連接比較器；正N位DAC二進(jìn)制電容陣列的下極板連接Cp陣列開(kāi)關(guān)控制單元，負(fù)N位DAC二進(jìn)制電容陣列的下極板連接Cn陣列開(kāi)關(guān)控制單元；比較器的輸出端連接SAR邏輯控制單元；本發(fā)明通過(guò)在比較相和電容切換相采用不同的延時(shí)電路，減少比較器完成比較后不必要的等待時(shí)間。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路領(lǐng)域，具體涉及一種可變延時(shí)異步時(shí)序控制電路及控制方法。

背景技術(shù)

模數(shù)轉(zhuǎn)換電路主要應(yīng)用在無(wú)線(xiàn)通訊、軟件無(wú)線(xiàn)電和毫米波成像系統(tǒng)中。在多種模數(shù)轉(zhuǎn)換電路結(jié)構(gòu)中，逐次逼近型存在低功耗的優(yōu)勢(shì)，優(yōu)化控制時(shí)序能夠有效提高逐次逼近型模數(shù)轉(zhuǎn)換電路的采樣速率，且不會(huì)增加額外的功耗以及電路設(shè)計(jì)的復(fù)雜度。

逐次逼近型模數(shù)轉(zhuǎn)換電路的控制時(shí)序主要有同步時(shí)序電路和異步時(shí)序電路兩種，同步時(shí)序的周期由最長(zhǎng)的比較器時(shí)間加最大的電容建立時(shí)間確定，這將限制ADC的采樣速率。另外在當(dāng)前高速SAR ADC的設(shè)計(jì)中，若采用同步時(shí)序?qū)⒁蠹掌澋耐獠繒r(shí)鐘，同時(shí)要求外部時(shí)鐘的時(shí)鐘抖動(dòng)足夠小，這將大大增加外部時(shí)鐘的設(shè)計(jì)難度。

異步時(shí)序電路能夠有效解決同步時(shí)序電路存在的問(wèn)題，異步時(shí)序在轉(zhuǎn)換的過(guò)程中分為比較相和電容切換相，分別對(duì)應(yīng)異步時(shí)序的高低電平，傳統(tǒng)結(jié)構(gòu)的異步時(shí)序中比較相和電容切換相的時(shí)間相同，如標(biāo)準(zhǔn)65nmCMOS工藝下，實(shí)際電路中比較器的比較時(shí)間為200ps左右，電容切換的時(shí)間為2ns左右，因此傳統(tǒng)結(jié)構(gòu)的異步時(shí)序中存在不必要的等待時(shí)間。由于高采樣速率及高分辨率SAR ADC的內(nèi)部時(shí)鐘已達(dá)數(shù)百赫茲甚至吉赫茲，因此需要盡量簡(jiǎn)化內(nèi)部電路的邏輯結(jié)構(gòu)，減小邏輯門(mén)的個(gè)數(shù)，從而降低邏輯門(mén)延時(shí)對(duì)整體電路性能的影響。

發(fā)明內(nèi)容

本發(fā)明的目的在于針對(duì)上述現(xiàn)有技術(shù)中的問(wèn)題，提供一種可變延時(shí)異步時(shí)序控制電路及控制方法，大幅度減小轉(zhuǎn)換過(guò)程中比較相的延時(shí)，能夠有效提高模數(shù)轉(zhuǎn)換器的采樣速率，且電路實(shí)現(xiàn)簡(jiǎn)單，基本不引入額外的硬件電路開(kāi)銷(xiāo)，也不會(huì)增加電路的設(shè)計(jì)難度。

為了實(shí)現(xiàn)上述目的，本發(fā)明的可變延時(shí)異步時(shí)序控制電路在結(jié)構(gòu)上包括V_INP差分信號(hào)輸入端與V_INN差分信號(hào)輸入端，V_INP差分信號(hào)輸入端與V_INN差分信號(hào)輸入端分別通過(guò)采樣開(kāi)關(guān)k₁與采樣開(kāi)關(guān)k₂連接V_XP采樣保持電路與V_XN采樣保持電路，V_XP采樣保持電路連接正N位DAC二進(jìn)制電容陣列的上極板，V_XN采樣保持電路連接負(fù)N位DAC二進(jìn)制電容陣列的上極板；V_XP采樣保持電路與V_XN采樣保持電路連接兩級(jí)動(dòng)態(tài)比較器；正N位DAC二進(jìn)制電容陣列的下極板連接Cp陣列開(kāi)關(guān)控制單元，負(fù)N位DAC二進(jìn)制電容陣列的下極板連接Cn陣列開(kāi)關(guān)控制單元；兩級(jí)動(dòng)態(tài)比較器的輸出端連接SAR邏輯控制單元，兩級(jí)動(dòng)態(tài)比較器的正輸出端COUTP與負(fù)輸出端COUTN經(jīng)過(guò)SAR邏輯控制單元中的與非門(mén)后產(chǎn)生信號(hào)Valid_s，再通過(guò)可變延時(shí)單元輸出攜帶不同延時(shí)的Valid信號(hào)，可變延時(shí)單元分為比較相延時(shí)鏈和電容切換延時(shí)鏈，可變延時(shí)單元的輸出接到移位寄存器陣列，生成電容切換控制時(shí)鐘Clki以及比較器的比較時(shí)鐘Clkc；Cp陣列開(kāi)關(guān)控制單元與Cn陣列開(kāi)關(guān)控制單元上均設(shè)有能夠相互切換的高電平信號(hào)端、低電平信號(hào)端及共模電壓信號(hào)端。