[發(fā)明專利]一種處理高速數(shù)據(jù)的設(shè)備和方法

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• 申請日: 2017-11-24
• 公開（公告）號: CN107846284A
• 公開（公告）日: 2018-03-27
• 發(fā)明（設(shè)計）人: 陳鈺龍;周愛明;王大波;梁活強;閑新仔;雷龍云;周柳奇
• 申請（專利權(quán)）人: 廣東惠利普路橋信息工程有限公司
• 主分類號: H04L12/02
• 分類號: H04L12/02;H04L12/10;H04L29/08
• 代理公司: 北京中濟緯天專利代理有限公司11429
• 代理人: 袁艷君

技術(shù)領(lǐng)域

本發(fā)明及數(shù)據(jù)處理范圍，具體是一種處理高速數(shù)據(jù)的設(shè)備和方法。

背景技術(shù)

數(shù)據(jù)是對事實、概念或指令的一種表達形式，可由人工或自動化裝置進行處理。數(shù)據(jù)經(jīng)過解釋并賦予一定的意義之后，便成為信息，數(shù)據(jù)處理是對數(shù)據(jù)的采集、存儲、檢索、加工、變換和傳輸，數(shù)據(jù)處理的基本目的是從大量的、可能是雜亂無章的、難以理解的數(shù)據(jù)中抽取并推導(dǎo)出對于某些特定的人們來說是有價值、有意義的數(shù)據(jù)，數(shù)據(jù)處理是系統(tǒng)工程和自動控制的基本環(huán)節(jié)，數(shù)據(jù)處理貫穿于社會生產(chǎn)和社會生活的各個領(lǐng)域，數(shù)據(jù)處理技術(shù)的發(fā)展及其應(yīng)用的廣度和深度，極大地影響著人類社會發(fā)展的進程。

目前的數(shù)據(jù)處理設(shè)備主要通過數(shù)據(jù)傳輸系統(tǒng)實現(xiàn)數(shù)據(jù)的交換和傳輸，現(xiàn)代的數(shù)據(jù)處理設(shè)備中的FGPA芯片主要根據(jù)內(nèi)置程序執(zhí)行數(shù)據(jù)交換傳輸，而FGPA芯片主要根據(jù)需求定制設(shè)計，只能適用于特定的傳輸場景，一旦數(shù)據(jù)傳輸場景發(fā)生改變，則需要對處理設(shè)備中的FPGA芯片跟新，更改FPGA芯片的內(nèi)置程序，可以看出，現(xiàn)有的FGPA芯片的內(nèi)置程序操作非常麻煩，使得數(shù)據(jù)傳輸處理系統(tǒng)的適用性大大降低，另外現(xiàn)代的數(shù)據(jù)處理設(shè)備一般都是通過電源直接供電，電源產(chǎn)生的電流信號直接傳輸給數(shù)據(jù)處理傳輸設(shè)備，這種情況下電流信號容易發(fā)生波動，從而對設(shè)備的正常工作運行造成較大的影響。

為此，針對上述背景技術(shù)中提出的問題，本領(lǐng)域技術(shù)人員提出了一種新型的高速輸出處理設(shè)備和方法。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種處理高速數(shù)據(jù)的設(shè)備和方法，以解決上述背景技術(shù)中提出的問題。

為實現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案：

一種處理高速數(shù)據(jù)的設(shè)備，包括數(shù)據(jù)交換接口、CPU、第一FPGA芯片、第二FPGA芯片和供電系統(tǒng)，所述第二FGPA芯片與第一FGPA芯片相接，第二FGPA芯片加載有FGPA程序；所述CPU1分別與第一FPGA芯片和第二FPGA芯片相接；所述供電系統(tǒng)通過降噪電路分別與CPU、第一FPGA芯片和第二FPGA芯片連接，降噪電路包括初級濾波電路、功率放大電路和尾端濾波電路組成；所述初級濾波電路為由第一電感和第一電容構(gòu)成的第一RC濾波電路；所述尾端濾波電路包括第二電感和第二電容組成的第二RC濾波電路、第三電感和第三電容組成的第三RC濾波電路與第四電感和第四電容組成的第四濾波RC電路；所述功率放大電路包括三極管，三極管的集電極通過第一電阻連接有電源，三極管的基極與第一RC濾波電路的輸出節(jié)點連接，三極管的集電極通過第三電阻與第二RC濾波電路的輸出節(jié)點連接。

進一步的，所述數(shù)據(jù)交換接口設(shè)置有多個。

進一步的，所述第二RC濾波電路、第三RC濾波電路和第四RC濾波電路依次串聯(lián)而成。

進一步的，所述三極管通過第二電阻接地。

一種處理高速數(shù)據(jù)的方法，其特征在于，步驟包括：

S1：數(shù)據(jù)輸入；

S2：數(shù)據(jù)處理；

S3：數(shù)據(jù)輸出與儲存。

進一步的，所述數(shù)據(jù)的輸入與輸出均通過數(shù)據(jù)交換接口完成。

進一步的，所述數(shù)據(jù)存儲通過云存儲客戶端，云存儲客戶端接收前端設(shè)備收集的數(shù)據(jù)，將所采集的數(shù)據(jù)寫入到云存儲集群，云存儲集群包括多個數(shù)據(jù)節(jié)點，該步驟包括：云存儲客戶端將收集的數(shù)據(jù)寫入到數(shù)據(jù)節(jié)點，數(shù)據(jù)節(jié)點將所采集的數(shù)據(jù)直接寫入到硬盤內(nèi)，即可完成數(shù)據(jù)的儲存。

與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是：通過設(shè)置第二FPGA芯片作為第一FPGA芯片加載FPGA程序的橋梁，在CPU1控制第二FPGA芯片為第一FPGA芯片加載FPGA程序后，可以實現(xiàn)第一FPGA芯片內(nèi)置FPGA程序的更新，使得第一FPGA芯片在與數(shù)據(jù)交換接口進行數(shù)據(jù)傳輸?shù)臅r候，可以根據(jù)不同的數(shù)據(jù)傳輸場景，通過第二FPGA芯片和CPU1實現(xiàn)相應(yīng)FPGA程序的加載，可以實現(xiàn)在數(shù)據(jù)交換傳輸?shù)臅r候，無需將第一FPGA芯片進行返廠更新，便捷的實現(xiàn)第一FPGA芯片內(nèi)FPGA程序的更新，在供電的時候，通過初級濾波電路可以保證電流信號的穩(wěn)定性，避免電流出現(xiàn)大跳躍的現(xiàn)象，經(jīng)過功率放大電路處理的電流通過尾端濾波電路可以得到相對功率穩(wěn)定、平滑的電流信號，可以為整個數(shù)據(jù)處理系統(tǒng)提供穩(wěn)定的供電，本發(fā)明數(shù)據(jù)的輸入和輸出通過數(shù)據(jù)交換接口完成，數(shù)據(jù)通過CPU、第一FPGA芯片和第二FPGA芯片的配合進行處理，數(shù)據(jù)的處理速度得到極大提高，同時供電系統(tǒng)為CPU、第一FPGA芯片和第二FPGA供電，數(shù)據(jù)輸入、處理、存儲和輸出的正常進行。

附圖說明

圖1為處理高速數(shù)據(jù)的設(shè)備的結(jié)構(gòu)示意圖。

圖2為處理高速數(shù)據(jù)的設(shè)備中降噪電路的電路原理框圖。