[發明專利]半導體器件及制造其的方法

有效

• 申請號: 201711191137.X
• 申請日: 2017-11-24
• 公開（公告）號: CN108231688B
• 公開（公告）日: 2022-11-22
• 發明（設計）人: 許然喆
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L27/092
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 張波

一種半導體器件包括：襯底；n型晶體管，其包括置于襯底上的第一結區域、置于第一結區域上的第一溝道區域、置于第一溝道區域上的第二結區域、以及至少部分地圍繞第一溝道區域的第一柵極堆疊；以及p型晶體管，其包括置于襯底上的第三結區域、置于第三結區域上的第二溝道區域、置于第二溝道區域上的第四結區域、以及至少部分地圍繞第二溝道區域的第二柵極堆疊，其中第一溝道區域和第二溝道區域是外延溝道層。

技術領域

本發明構思涉及半導體器件及制造其的方法。

背景技術

半導體器件具有諸如小尺寸、多功能性和/或低制造成本的特性，從而被用于許多電子行業中。半導體器件可以包括存儲數據的存儲器件、計算-處理數據的邏輯元件、能夠同時執行各種功能的混合元件等。

由于電子工業的高度發展，半導體器件可以被高度集成，使得半導體器件變得小或精細，并且已經進行了各種研究以便在襯底的有限區域內集成更多諸如晶體管的器件。為了減小一個晶體管所占據的襯底的面積，已經提出了具有安裝在襯底上的垂直半導體溝道的各種晶體管結構。

該背景技術部分中公開的以上信息僅用于增強對本發明構思的背景的理解，并且可以包含不構成在該國中已為本領域普通技術人員所知的現有技術的信息。

發明內容

當具有垂直半導體溝道的晶體管被形成以便允許更高的器件集成度時，形成結的工藝會變得更加復雜。本發明構思提供了其工藝管理更容易的半導體器件及制造其的方法。

本發明構思的一示例實施方式提供了一種半導體器件，其包括：襯底；n型晶體管，其包括置于襯底上的第一結區域、置于第一結區域上的第一溝道區域、置于第一溝道區域上的第二結區域、以及至少部分地圍繞第一溝道區域的第一柵極堆疊；以及p型晶體管，其包括置于襯底上的第三結區域、置于第三結區域上的第二溝道區域、置于第二溝道區域上的第四結區域、以及至少部分地圍繞第二溝道區域的第二柵極堆疊，其中第一溝道區域和第二溝道區域是外延溝道層。

本發明構思的另一示例實施方式提供了一種制造半導體器件的方法，該方法包括：通過將離子注入到襯底的上表面而形成第一摻雜層；通過外延方法在第一摻雜層上形成第一溝道層；通過將離子注入到第一溝道層的上表面而形成第二摻雜層；通過蝕刻第一摻雜層、第一溝道層和第二摻雜層而形成順序地置于襯底上的第一結區域、第一溝道區域和第二結區域；以及將第一柵極堆疊形成為至少部分地圍繞第一溝道區域，其中第一摻雜層和第二摻雜層具有相同的導電類型。

根據本發明構思的一些示例實施方式，一種制造半導體器件的方法包括：形成順序地堆疊在襯底上的第一摻雜層、外延溝道層和第二摻雜層；分別蝕刻第二摻雜層、外延溝道層和第一摻雜層以限定第二結區域、第一溝道區域和第一結區域；以及響應于該蝕刻，在第一結區域與第二結區域之間的第一溝道區域上形成第一柵極堆疊。

根據本發明構思的一些示例實施方式，一種制造半導體器件的方法包括：在襯底上形成n型晶體管，n型晶體管包括第一結區域、在第一結區域上的第一溝道區域、以及在第一溝道區域上的第二結區域；以及鄰近n型晶體管在襯底上形成p型晶體管，p型晶體管包括第三結區域、在第三結區域上的第二溝道區域、以及在第二溝道區域上的第四結區域。第一溝道區域和第二溝道區域是外延層。

根據本發明構思的示例實施方式，下結區域和上結區域在溝道的形成之前被形成，使得可以獲得穩定的半導體器件特性。

此外，溝道層通過使用非選擇性外延工藝被形成，使得可以容易地實現CMOS晶體管的集合工藝(collective process)。

附圖說明

圖1是示出根據一示例實施方式的晶體管的剖視圖。

圖2是示出包括圖1的晶體管的CMOS晶體管的剖視圖。

圖3是示出圖2的CMOS晶體管的一修改CMOS晶體管的剖視圖。