[發明專利]半導體裝置結構的形成方法

在審

• 申請號: 201711191016.5
• 申請日: 2017-11-24
• 公開（公告）號: CN108122986A
• 公開（公告）日: 2018-06-05
• 發明（設計）人: 林毓超;謝維哲;連浩明;李俊鴻;陳昭成
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 馮志云;張福根

根據一些實施例，提供半導體裝置結構的形成方法。上述方法包含在掩模層上圖案化多個芯棒。上述方法亦包含在掩模層和芯棒的上表面上形成蝕刻涂布層。上述方法還包含沉積介電層于掩模層和芯棒上，其中介電層的沿著芯棒的側壁的第一厚度大于介電層的沿著蝕刻涂布層的第二厚度。此外，上述方法包含移除介電層的水平部分。上述方法亦包含利用介電層留下的垂直部分來作為蝕刻掩模，以圖案化掩模層。

技術領域

本發明一些實施例有關于半導體裝置結構及其形成方法，特別是有關于形成具有蝕刻涂布層的半導體裝置結構的形成方法。

背景技術

由于各種電子部件(例如晶體管、二極管、電阻、電容等)的整合密度持續改善，半導體工業歷經快速的成長。整合密度的改善大部分來自于最小部件尺寸的持續微縮，使得單位面積內能整合更多的元件。然而，較小尺寸的部件可能導致相鄰的元件之間產生短路。隨著微小化、高速及較大頻寬的需求日益增加，降低短路的機率是必須的。

發明內容

根據一些實施例，提供半導體裝置結構的形成方法。上述方法包含在掩模層上圖案化多個芯棒。上述方法亦包含在掩模層和芯棒的上表面形成蝕刻涂布層。上述方法還包含沉積介電層于掩模層和芯棒上，其中介電層的沿著芯棒的側壁的第一厚度大于介電層的沿著蝕刻涂布層的第二厚度。此外，上述方法包含移除介電層的水平部分。上述方法亦包含利用留下的介電層的垂直部分來作為蝕刻掩模，以圖案化掩模層。

附圖說明

本揭露的各種方式最好的理解方式為閱讀以下說明書的詳細說明并配合所附附圖。應該注意的是，本揭露的各種不同特征部件并未依據工業標準作業的尺寸而繪制。事實上，為使說明書能清楚敘述，各種不同特征部件的尺寸可以任意放大或縮小。

圖1是根據一些實施例，鰭式場效晶體管的三維立體圖的其中一示例；

圖2-21、22A、22B、23A、23B、24A、24B、25A、25B、26A、26B、26C、26D、27A、27B、28A、28B、29A、29B、30A、30B、31A、31B、32A、32B、33A、33B、34A、34B、35A、35B、36A和36B是根據一些實施例，形成鰭式場效晶體管的中間各階段的剖面圖；

【符號說明】

50～基底

50B～第一區

50C～第二區

52～抗反射涂布層

54～掩模層

56～芯棒層

58～芯棒

60～蝕刻涂布層

62～間隙物層

64～間隙物

68～鰭片

70～絕緣材料

72～隔離區

74～鰭片

76～虛置介電層

78～虛置柵極層

80～抗反射涂布層

82～掩模層

84～芯棒層

86～芯棒

88～蝕刻涂布層

90～間隙物層

92～間隙物

94～虛置柵極

100～柵極密封間隙物