[發明專利]一種基于FPGA的浮點數對數函數實現方法

在審

• 申請號: 201711189101.8
• 申請日: 2017-11-24
• 公開（公告）號: CN108170402A
• 公開（公告）日: 2018-06-15
• 發明（設計）人: 張柯;王嵚峰;劉志凱;梁成華;王冬;馬剛;魏濤濤;崔蘭
• 申請（專利權）人: 中核控制系統工程有限公司
• 主分類號: G06F7/483
• 分類號: G06F7/483;G06F7/556
• 代理公司: 核工業專利中心 11007
• 代理人: 呂巖甲

本發明屬于工業控制技術領域，具體涉及一種基于FPGA的浮點數對數函數實現方法。對于任意一個求以a為底X的對數，a為已知參數，X為輸入，利用換底公式將任意對數化為以2為底的對數；求log2^X：IEEE754標準中，一個規格化32位的浮點數X的真值表示為：X＝(?1)^S×(1.M)×2^e，其中e＝E?127，S表示浮點數X的754格式的符號位，M表示尾數位，E表示浮點數X的754格式的階碼；假定log₂^(1.M)＝L，則1.M＝2^L，通過兩邊不斷求平方，逐步求出所有的L值；通過以上過程，求對數函數已經轉化為硬件易于實現的形式，用verilog硬件描述語言描述上述過程在FPGA平臺上實現。直接采用對浮點數求對數函數，運算步驟簡單。運算過程不需要定點數和浮點數的相互轉化，運算周期短，相應時間快。

技術領域

本發明屬于工業控制技術領域，具體涉及一種基于FPGA的浮點數對數函數實現方法。

背景技術

數字化儀控系統，是核電站的控制中樞。因其效率高，故障率低，易維護等優勢，采用數字化儀控系統已經成為國內外核電發展的趨勢。FPGA具有可靠性高，速度快，設計簡化，可反復編程，能夠降低設備復雜性等特點，因此在核電儀控數字化升級改造過程中得到了廣泛應用。

數字化表控制系統的數學模型中需要用到大量的算法，運算數據量大、邏輯功能復雜、算法種類多，包含邏輯運算、浮點數學運算、時間運算等基礎運算。這些計算用FPGA等硬件平臺實現比較困難，而其中對浮點數求對數函數實現方式比較少，計算過程復雜。

目前浮點數求對數函數在FPGA平臺實現主要采用cordic方式，實現定點數對數函數的運算，然后在將結果轉化為浮點數，計算步驟較多，并且需要定點數轉化為浮點數，運算時間長。

發明內容

本發明的目的在于提供一種基于FPGA的浮點數對數函數實現方法，具有可靠性高、算法執行效率高、應用靈活等特點，克服了傳統浮點數求對數函數的硬件實現中的缺點，提高了響應速度。

為達到上述目的，本發明所采取的技術方案為：

一種基于FPGA的浮點數對數函數實現方法，包括以下步驟：

第一步：對于任意一個求以a為底X的對數，a為已知參數，X為輸入，首先利用換底公式將任意對數化為以2為底的對數；只需求出log2^X，然后用浮點數除法可得結果；換底公式：loga^x＝log2^X/log2^a；

第二步：求log2^X：IEEE754標準中，一個規格化32位的浮點數X的真值表示為：X＝(-1)^S×(1.M)×2^e，其中e＝E-127，S表示浮點數X的754格式的符號位，M表示尾數位，E表示浮點數X的754格式的階碼；只需求出log₂⁽¹.^M)；

第三步：求log₂⁽¹.^M)：假定log₂⁽¹.^M)＝L，則1.M＝2^L，通過兩邊不斷求平方，逐步求出所有的L值；

第四步：通過以上過程，求對數函數已經轉化為硬件易于實現的形式，用verilog硬件描述語言描述上述過程在FPGA平臺上實現。

本發明所取得的有益效果為：

直接采用對浮點數求對數函數，運算步驟簡單。運算過程不需要定點數和浮點數的相互轉化，運算周期短，相應時間快。

附圖說明