[發明專利]一種基于FPGA的浮點數對數函數實現方法在審
| 申請號： | 201711189101.8 | 申請日： | 2017-11-24 |
| 公開（公告）號： | CN108170402A | 公開（公告）日： | 2018-06-15 |
| 發明（設計）人： | 張柯;王嵚峰;劉志凱;梁成華;王冬;馬剛;魏濤濤;崔蘭 | 申請（專利權）人： | 中核控制系統工程有限公司 |
| 主分類號： | G06F7/483 | 分類號： | G06F7/483;G06F7/556 |
| 代理公司： | 核工業專利中心 11007 | 代理人： | 呂巖甲 |
| 地址： | 100176 北京市*** | 國省代碼： | 北京;11 |
| 權利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關鍵詞： | 浮點數 對數函數 工業控制技術 尾數 已知參數 運算步驟 運算過程 運算周期 定點數 符號位 規格化 階碼 轉化 兩邊 | ||
【權利要求書】：
1.一種基于FPGA的浮點數對數函數實現方法，其特征在于：包括以下步驟：
第一步：對于任意一個求以a為底X的對數，a為已知參數，X為輸入，首先利用換底公式將任意對數化為以2為底的對數；只需求出log2X，然后用浮點數除法可得結果；換底公式：logax＝log2X/log2a；
第二步：求log2X：IEEE754標準中，一個規格化32位的浮點數X的真值表示為：X＝(-1)S×(1.M)×2e，其中e＝E-127，S表示浮點數X的754格式的符號位，M表示尾數位，E表示浮點數X的754格式的階碼；只需求出log2(1.M)；
第三步：求log2(1.M)：假定log2(1.M)＝L，則1.M＝2L，通過兩邊不斷求平方，逐步求出所有的L值；
第四步：通過以上過程，求對數函數已經轉化為硬件易于實現的形式，用verilog硬件描述語言描述上述過程在FPGA平臺上實現。
下載完整專利技術內容需要扣除積分，VIP會員可以免費下載。
該專利技術資料僅供研究查看技術是否侵權等信息，商用須獲得專利權人授權。該專利全部權利屬于中核控制系統工程有限公司，未經中核控制系統工程有限公司許可，擅自商用是侵權行為。如果您想購買此專利、獲得商業授權和技術合作，請聯系【客服】
本文鏈接：http://www.szxzyx.cn/pat/books/201711189101.8/1.html，轉載請聲明來源鉆瓜專利網。
- 上一篇：一種基于人臉識別的音頻播放系統
- 下一篇：數據篩選方法和裝置
