[發明專利]半導體裝置和半導體裝置的制造方法

有效

• 申請號: 201711172562.4
• 申請日: 2017-11-22
• 公開（公告）號: CN108336067B
• 公開（公告）日: 2023-05-05
• 發明（設計）人: 小林直人
• 申請（專利權）人: 艾普凌科有限公司
• 主分類號: H01L23/64
• 分類號: H01L23/64
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 鄧毅;徐丹

半導體裝置和半導體裝置的制造方法。能夠抑制半導體裝置的尺寸的大型化，并且在電阻體的電阻值偏離設計值的情況下能夠利用一片光掩模來進行校正。一種半導體裝置，其為具有硅化物層和含有雜質的多晶硅層的電阻體，并且在電阻體的長度方向上具有多個硅化物層與多晶硅層的邊界面。此外，一種制造方法，在該半導體裝置中，通過變更一片硅化物層形成掩模、并改變硅化物層與多晶硅層的邊界面的數量和多晶硅層長度，從而對電阻值進行調整。

技術領域

本發明涉及半導體裝置和該半導體裝置的制造方法，特別是涉及具備電阻體的半導體裝置及其制造方法。

背景技術

在半導體裝置中使用的電阻體可列舉在單晶硅半導體基板中摻入與半導體基板逆導電型的雜質而成的擴散電阻體、由摻入有雜質的多晶硅構成的多晶硅電阻體等。

由于多晶硅電阻體的電阻值根據多晶硅層的膜厚和形成條件、被導入的雜質的離子種類和濃度等幾個制造條件復合地確定，因此，有時無法得到所希望的電阻值。因此，在多晶硅電阻體的電阻值偏離所希望的設計值的情況下，提出了對電阻值進行校正。

例如，在專利文獻1中公開了圖8所示的兩端形成硅化物得到的多晶硅電阻體的電阻值設定方法。在該文獻技術中，在電阻值高于設計值的情況下，通過進行將形成于長方形的多晶硅電阻體的長邊方向的兩端的硅化物層22的形成范圍從兩端的各側擴大ΔL/2的校正，從而減小電阻值。此外，在電阻值低于設計值的情況下，通過進行將多晶硅層21的寬度從兩側縮小ΔW/2的校正，從而增大電阻值。這樣，由于通過用于確定硅化物區域22的、抑制形成硅化物得到的硅化物塊膜30的形成范圍的調整或多晶硅層21的寬度的調整來校正多晶硅電阻體的電阻值，因此，不影響周圍的圖案及配線布局就能夠進行電阻值的校正。

現有技術文獻

專利文獻

專利文獻1：日本特開2012-33641號公報

但是，根據專利文獻1的方法，若電阻體的電阻值高的情況和低的情況在一個半導體裝置內發生，則需要用于多晶硅電阻體形成和用于硅化物層形成的兩片光掩模校正，開發費用增大。并且，需要從比硅化物層形成工序靠前的多晶硅形成工序起變更設計來制作半導體裝置，無法避免開發期拖長。

發明內容

因此，本發明正是為了解決上述那樣的課題而完成的，其目的在于，提供在對電阻值進行校正的情況下抑制開發費用的增大及開發期拖長的半導體裝置及其制造方法。

用于解決課題的手段

為解決上述課題，本發明為如下的半導體裝置及半導體裝置的制造方法。

即，一種半導體裝置，該半導體裝置具有大致長方形狀的電阻體，其特征在于，所述電阻體具備：多晶硅層，其含有雜質；接觸區，其分別被設置在電阻體的兩端部，包括與上層配線電連接的接觸部；和硅化物層，其在所述接觸區以外的區域的至少一處隔著具有規定的電阻值的邊界面而與所述多晶硅層連接，并具有與所述多晶硅層相同的寬度。

此外，一種半導體裝置的制造方法，其特征在于，所述半導體裝置的制造方法具備如下工序：對所述半導體裝置中的所述電阻體的電阻值進行測定；和在所述電阻值低于設計值的情況下，增加所述硅化物層的數量，在所述電阻值高于所述設計值的情況下，減少所述硅化物層的數量，由此進行調整以使所述電阻值成為所述設計值。

發明效果

由于本發明為如下結構：在電阻體中的接觸區外設置硅化物層，在含有雜質的多晶硅層與所述硅化物層之間具備具有規定電阻值的邊界面，因此，能夠通過增減邊界面的數量來調整電阻體的電阻值。因此，只進行制作過程的后半段即硅化物層形成工序中的一片光掩模校正即可實現電阻體的電阻值偏離設計值的情況下的設計變更，能夠抑制專利文獻1中那樣的開發費用的增大及開發期的拖長。

附圖說明