[發明專利]電容單元

在審

• 申請號: 201711167485.3
• 申請日: 2017-11-21
• 公開（公告）號: CN108736697A
• 公開（公告）日: 2018-11-02
• 發明（設計）人: 黃乾燿;林文杰;許家維;蘇郁迪
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H02M1/15
• 分類號: H02M1/15;H01L27/092
• 代理公司: 隆天知識產權代理有限公司 72003
• 代理人: 李昕巍;章侃銥

本公開實施例提供一種電容單元。電容單元包括一第一PMOS晶體管、一第一NMOS晶體管、一第二PMOS晶體管以及一第二NMOS晶體管。第一PMOS晶體管耦接于一電源供應端以及一第一節點之間，具有耦接于一第二節點的柵極。第一NMOS晶體管耦接于一接地端以及第二節點之間，具有耦接于第一節點的柵極。第二PMOS晶體管具有耦接于第二節點的漏極與柵極，以及耦接于電源供應端或是第一節點的源極。第二NMOS晶體管具有耦接于第一節點的漏極與柵極，以及耦接于接地端或是第二節點的源極。第一PMOS晶體管和第一NMOS晶體管形成交互耦接的解耦合結構，具有串聯通道阻抗的MOS電容值，以增加靜電放電保護并降低柵極漏電流。

技術領域

本公開有關于一種電容單元，且特別有關于一種可提供MOS電容值的電容單元。

背景技術

集成電路(IC)的電源供應線可提供電流對集成電路中的主動和無源元件進行充電和放電。例如，數字互補金屬氧化物半導體(CMOS)電路會在脈沖轉變時汲取電流。在電路操作期間，電源供應線會提供具有較高強度的瞬間電流，其可能在電源線中產生電壓噪聲。當瞬間電流的變動時間變短或是寄生電感或寄生電阻變大時，電源供應線中的電壓將變動。

集成電路的操作頻率可能在幾百兆赫茲(MHz)到幾千兆赫茲(GHz)。在這樣的電路中，脈沖信號的上升時間非常短，而供應線中的電壓變化可能非常大。為電路供電的電源供應線中所出現的不期望的電壓變化可能對其內部信號造成噪聲，并降低噪聲限度。噪聲限度的降低可能會降低電路的可靠性，甚至導致電路故障。

為了降低電源供應線上的電壓變化，通常在不同的電源供應線之間或電源供應線與接地線之間使用濾波或解耦合(de-coupling)電容。解耦合電容可作為電荷儲存器，其會另外向電路提供電流以防止電源電壓的瞬間下降。

發明內容

本公開提供一種電容單元。電容單元包括一第一PMOS晶體管、一第一NMOS晶體管、一第二PMOS晶體管以及一第二NMOS晶體管。第一PMOS晶體管耦接于一電源供應端以及一第一節點之間，具有耦接于一第二節點的柵極。第一NMOS晶體管耦接于一接地端以及第二節點之間，具有耦接于第一節點的柵極。第二PMOS晶體管具有耦接于第二節點的漏極與柵極，以及耦接于電源供應端或是第一節點的源極。第二NMOS晶體管具有耦接于第一節點的漏極與柵極，以及耦接于接地端或是第二節點的源極。

附圖說明

圖1為顯示根據本發明一些實施例所述的電容單元，其可作為解耦合電容；

圖2A為顯示根據本發明一些實施例所述的圖1的電容單元的上視圖；

圖2B為顯示圖2A中沿著線A-AA的剖面圖；

圖3為顯示根據本發明一些實施例所述的電容單元，其可作為解耦合電容；

圖4A為顯示根據本發明一些實施例所述的圖3的電容單元的上視圖；

圖4B為顯示圖4A中沿著線B-BB的剖面圖；

圖5A為顯示根據本發明一些實施例所述的電容單元，其可作為解耦合電容；

圖5B為顯示根據本發明一些實施例所述的圖5A的電容單元的上視圖；

圖5C為顯示圖5B中沿著線C-CC的剖面圖；

圖6A為顯示根據本發明一些實施例所述的電容單元，其可作為解耦合電容；

圖6B為顯示根據本發明一些實施例所述的圖6A的電容單元的上視圖；

圖6C為顯示圖6B中沿著線D-DD的剖面圖；

圖7A為顯示圖1的電容單元中半導體控制整流器300A的電源噪聲觸發等效電路；

圖7B為顯示圖7A的半導體控制整流器的剖面圖；