[發明專利]半導體互連結構及其制備方法

在審

• 申請號: 201711155061.5
• 申請日: 2017-11-20
• 公開（公告）號: CN107946234A
• 公開（公告）日: 2018-04-20
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 睿力集成電路有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/532
• 代理公司: 上海光華專利事務所(普通合伙)31219
• 代理人: 余明偉

技術領域

本發明涉及半導體制造領域，特別是涉及一種半導體互連結構及其制備方法。

背景技術

半導體器件制造中，互連結構的制造是非常重要的部分。所謂互連結構(interconnect)通常是指將同一芯片內的各個獨立結構連接起來以使器件能實現一定功能的結構，而位于不同位置的互連結構一般被冠以不同的名稱，比如有源區、多晶硅與金屬層之間的互連結構一般稱為接觸孔(contact)，而不同金屬層之間的連接則常稱為通孔(via)。無論是接觸孔還是通孔，其一般都是通過往接觸孔/通孔內填充金屬以使不同的結構之間實現電連接。隨著半導體制造技術的飛速發展，半導體產品的集成度越來越高，組件的關鍵尺寸縮小到30納米以下使得互連結構的制造面臨的挑戰越來越大。因為單位面積內的組件數量不斷增加，原有的平面布線已經不能滿足要求而只能采用多層布線技術，即充分拓展芯片的垂直空間，在各層布線之間大量利用接觸孔/通孔等互連結構進行電連接，以進一步提高器件的集成密度，但多層布線結構中，接觸孔/通孔的深寬比(aspect ratio)越來越大，用現有的PVD濺射方法或單一的高溫CVD沉積方法往這種高深寬比的接觸孔/通孔內填充金屬越來越難，而且用現有的方法填充的接觸孔/通孔極容易出現如圖1中所示的孔洞10(void)導致器件產生斷路等不良，此外，因填充的金屬的電阻太高使得器件出現接觸不良、延時增加等問題導致器件性能下降甚至失效，并最終導致生產良率下降與生產成本上升。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體互連結構及其制備方法，用于解決現有技術中在接觸孔/通孔的金屬填充過程中容易出現孔洞以及填充的金屬電阻太高導致器件出現斷路、接觸不良甚至器件失效等問題。

為實現上述目的及其他相關目的，本發明提供一種半導體互連結構的制備方法，所述半導體互連結構的制備方法至少包括如下步驟：1)提供一襯底，所述襯底內形成有至少一個需進行金屬填充的接觸孔，所述接觸孔具有孔側壁和孔底部；2)于所述襯底的上表面及所述接觸孔的所述孔側壁和所述孔底部上形成金屬成核層；3)在第一溫度條件下于所述成核層上沉積第一金屬層；其中，所述第一金屬層覆蓋所述成核層，所述第一金屬層包括位于所述孔底部的第一部位以及位于所述孔側壁且連接所述第一部位的第二部位，所述第一部位在垂直向的厚度和所述第二部位在水平向的厚度的兩者比值大于等于1，并且所述第一部位在垂直向的厚度小于等于所述接觸孔的垂直向深度的二分之一；4)在第二溫度條件下于所述第一金屬層上沉積第二金屬層，所述第二金屬層填滿所述接觸孔在形成所述第一金屬層后的空隙，沉積所述第二金屬層的材料與沉積所述第一金屬層的材料相同，所述第二溫度大于所述第一溫度。

優選地，所述步驟1)中，所述接觸孔的深寬比大于2。

優選地，所述步驟2)中，所述步驟2)中，采用化學氣相沉積工藝形成所述成核層，用于形成所述成核層的反應物包含六氟化鎢(WF₆)和硅烷(SiH₄)；所述步驟3)中，采用化學氣相沉積工藝沉積所述第一金屬層，用于形成所述第一金屬層的反應物包含六氟化鎢(WF₆)和氫氣(H₂)；所述步驟4)中，采用化學氣相沉積工藝沉積所述第二金屬層，用于形成所述第二金屬層的反應物包含六氟化鎢(WF₆)和氫氣(H₂)。

優選地，所述步驟2)中，形成所述成核層的溫度介于250℃～300℃，所述成核層的沉積時間介于40s～50s，所述成核層的厚度介于

優選地，所述步驟3)中，所述第一溫度介于250℃～300℃；所述步驟4)中，所述第二溫度介于390℃～400℃。

更優選地，所述步驟3)中，所述第一金屬層的沉積時間介于80s～90s，所述第一金屬層的厚度介于所述步驟4)中，所述第二金屬層的沉積時間介于120s～150s，所述第二金屬層的厚度介于

優選地，所述步驟2)之前還包括于所述襯底表面上和所述接觸孔中形成黏合阻擋層的步驟，所述步驟2)中，所述成核層形成于所述黏合阻擋層上。

優選地，所述步驟4)之后還包括的步驟：對所述步驟4)得到的結構進行化學機械研磨，以去除所述襯底上表面的所述成核層、所述第一金屬層及所述第二金屬層。

優選地，所述步驟3)沉積的所述第一金屬層的電阻率小于所述步驟4)沉積的所述第二金屬層的電阻率，且所述步驟4)后填充完成的所述接觸孔沒有孔洞。