[發明專利]功率半導體器件及其制造方法

在審

• 申請號: 201711147912.1
• 申請日: 2017-11-17
• 公開（公告）號: CN107910269A
• 公開（公告）日: 2018-04-13
• 發明（設計）人: 楊彥濤;夏志平;王維建
• 申請（專利權）人: 杭州士蘭集成電路有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/06
• 代理公司: 北京成創同維知識產權代理有限公司11449
• 代理人: 蔡純,馮麗欣

技術領域

本發明涉及電子器件技術領域，更具體地，涉及功率半導體器件及其制造方法。

背景技術

功率半導體器件亦稱為電力電子器件，包括功率二極管、晶閘管、VDMOS(垂直雙擴散金屬氧化物半導體)場效應晶體管、LDMOS(橫向擴散金屬氧化物半導體)場效應晶體管以及IGBT(絕緣柵雙極型晶體管)等。VDMOS場效應晶體管包括在半導體襯底的相對表面上形成的源區和漏區，在導通狀態下，電流主要沿著半導體襯底的縱向流動。

在功率半導體器件的高頻運用中，更低的導通損耗和開關損耗是評價器件性能的重要指標。在VDMOS場效應晶體管的基礎上，進一步發展了溝槽型MOS場效應晶體管，其中，在溝槽中形成柵極導體，在溝槽側壁上形成柵極電介質以隔開柵極導體和半導體層，從而沿著溝槽側壁的方向在半導體層中形成溝道。溝槽(Trench)工藝由于將溝道從水平變成垂直，消除了平面結構寄生JFET電阻的影響，使元胞尺寸大大縮小。在此基礎上增加原胞密度，提高單位面積芯片內溝道的總寬度，就可以使得器件在單位硅片上的溝道寬長比增大從而使電流增大、導通電阻下降以及相關參數得到優化，實現了更小尺寸的管芯擁有更大功率和高性能的目標，因此溝槽工藝越來越多運用于新型功率半導體器件中。

然而，隨著單元密度的提高，極間電阻會加大，開關損耗相應增大，柵漏電容Cgd直接關系到器件的開關特性。為了減小柵漏電容Cgd，進一步發展了分裂柵溝槽(Split Gate Trench，縮寫為SGT)型功率半導體器件，其中，柵極導體延伸到漂移區，同時柵極導體與漏極之間采用厚氧化物隔開，從而減少了柵漏電容Cgd，提高了開關速度，降低了開關損耗。與此同時，在柵極導體下方的屏蔽導體和與源極電極連接一起，共同接地，從而引入了電荷平衡效果，在功率半導體器件的垂直方向有了降低表面電場(Reduced Surface Field，縮寫為RESURF)效應，進一步減少導通電阻Rdson，從而降低導通損耗。

圖1a和1b分別示出根據現有技術的SGT功率半導體器件的制造方法主要步驟的截面圖。如圖1a所示，在半導體襯底101中形成溝槽102。在溝槽102的下部形成第一絕緣層103，屏蔽導體104填充溝槽102。在溝槽102的上部，形成由屏蔽導體104隔開的兩個開口。進一步地，如圖1b所示，在溝槽102的上部側壁和屏蔽導體104的暴露部分上形成柵極電介質105，然后在屏蔽導體104隔開的兩個開口中填充導電材料以形成兩個柵極導體106。

在該SGT功率半導體器件中，屏蔽導體104與功率半導體器件的源極電極相連接，用于產生RESURF效應。兩個柵極導體106位于屏蔽導體104的兩側。屏蔽導體104與功率半導體器件的漏區之間由第一絕緣層103隔開，與柵極電極106之間由柵極電介質105隔開。柵極導體106與半導體襯底101中的阱區之間由柵極電介質105隔開，從而在阱區中形成溝道。如圖所示，第一絕緣層103的厚度小于柵極電介質105的厚度。

根據SGT理論，無論哪種SGT結構，屏蔽導體104的材料都需要和第二導電材料隔離且用于隔離的材料需要滿足一定的電容參數，否則容易出現柵源短路、柵漏電容Cgd異常等失效。如何優化器件結構并滿足產品的參數和可靠性要求，同時將布線方法做到最高效、低成本是本技術領域人員所要研究的內容。

發明內容

鑒于上述問題，本發明的目的在于提供一種功率半導體器件及其制造方法，其中在溝槽底部形成隔離層以減小柵漏電容，在不同區域中形成源極電極和柵極電極以提高可靠性。