[發明專利]一種抗PV變化的環路運放電路

在審

• 申請號: 201711114028.8
• 申請日: 2017-11-13
• 公開（公告）號: CN107834981A
• 公開（公告）日: 2018-03-23
• 發明（設計）人: 吳建輝;王鵬;孫杰;李紅;包天罡;王甫鋒
• 申請（專利權）人: 東南大學
• 主分類號: H03F1/30
• 分類號: H03F1/30;H03F3/16
• 代理公司: 南京經緯專利商標代理有限公司32200
• 代理人: 葛瀟敏

技術領域

本發明屬于高精度運放設計技術領域，特別涉及一種環路運放偏置技術的電路結構。

背景技術

隨著集成電路工藝尺寸的逐漸縮減，MOS管的本征增益下降，同時，電源電壓降低，使得高增益運放的設計越來越困難；此外，傳統運放大多具有相當高的功耗，這也限制了其應用范圍。環路運放由Benjamin Hershberg在2012年首次提出，應用在pipeline模數轉換器中。環路運放的功耗低，結構簡單，易于尺寸縮減，具有很高的研究前景。

環路運放的穩定性和精度，與其偏置電路關系密切，現在使用最廣泛的電阻偏置，受工藝、電源電壓(簡稱PV)的影響嚴重。偏置的改變會使得環路運放出現振蕩的風險，同時，精度也發生變化，這在運放設計中，是不希望存在的。

發明內容

本發明的目的，在于提供一種抗PV變化的環路運放電路，其可使偏置電壓不受電源電壓變化的干擾，提高環路運放的穩定性。

為了達成上述目的，本發明的解決方案是：

一種抗PV變化的環路運放電路，包括三級級聯反向器；還包括連接在三級級聯反向器的第二級反向器和第三級反向器之間的偏置電路。

上述三級級聯反向器包括第一NMOS管、第二NMOS管、第三NMOS管、第一PMOS管、第二PMOS管和第三PMOS管，第一NMOS管的漏極與第一PMOS管的漏極連接，作為電路的第一級反向器，第一NMOS管的柵極與第一PMOS管的柵極連接，并共同作為電路的輸入端；第二NMOS管的漏極與第二PMOS管的漏極連接，作為電路的第二級反向器，第二NMOS管的柵極與第二PMOS管的柵極連接后，共同連接到第一NMOS管的漏極；第三NMOS管的漏極與第三PMOS管的漏極連接，作為電路的第三級反向器；所述第一NMOS管的源極、第二NMOS管的源極、第三NMOS管的源極均連接VSS，第一PMOS管的源極、第二PMOS管的源極和第三PMOS管的源極均連接VDD。

上述偏置電路包括第一電容和第二電容，第一電容的兩端分別連接第二PMOS管的漏極和第三PMOS管的柵極，第二電容的兩端分別連接第二NMOS管的漏極和第三NMOS管的柵極。

上述偏置電路包括第四PMOS管，第四PMOS管的漏極連接第三PMOS管的柵極，第四PMOS管的源極連接第一偏置電壓，第四PMOS管的柵極接時鐘信號。

上述偏置電路包括第四NMOS管，第四NMOS管N的漏極連接第三NMOS管的柵極，第四NMOS管的源極連接第二偏置電壓，第四NMOS管的柵極接時鐘信號。

上述運放電路閉環工作時，第一NMOS管的柵極與第一PMOS管的柵極連接第三電容Cin的一端，第三電容的另一端作為電路的輸入端；第一NMOS管的柵極與第一PMOS管的柵極還連接第四電容Cf的一端，第四電容的另一端連接第三PMOS管的漏極，第三PMOS管的漏極還經第五電容CL連接VSS。

采用上述方案后，本發明將用于控制運放穩定性和精度的偏置電壓直接加在第三級反向器的柵極，與第二級反向器輸出用電容隔開，在復位相，第二級輸出與第三級輸入分別設置直流偏置電壓，在工作相，將第二級輸出與第三級輸入通過電容交流耦合。本發明可避免工藝、電源電壓變化造成的偏置大小改變，從而提高環路運放的穩定性和精度。

附圖說明

圖1是本發明的電路圖；

圖2是本發明閉環工作的電路圖；

圖3是傳統環路運放閉環工作的電路圖；

圖4是本發明閉環工作時，在TT、FS、SF、SS、FF工藝角下的輸出仿真曲線圖；

圖5是傳統環路運放閉環工作時，在TT、FS、SF、SS、FF工藝角下的輸出仿真曲線圖；

圖6是本發明和傳統環路運放的偏置電壓隨電源電壓的變化曲線圖。

具體實施方式

以下將結合附圖，對本發明的技術方案及有益效果進行詳細說明。

如圖1所示，本發明提供一種抗PV變化的環路運放電路，其是在圖3所示環路運放的基礎上進行改進，主要是在第二級反向器輸出和第三級反向器輸入之間添加電容，在復位相時，通過固定的偏置電壓，為第三級的輸入設置直流偏置，放大相時，偏置電路斷開，第三級與第二級通過電容耦合。