[發(fā)明專利]基于TTA架構(gòu)的神經(jīng)網(wǎng)絡(luò)處理機

在審

• 申請?zhí)枺?/td>: 201711102127.4
• 申請日: 2017-11-10
• 公開（公告）號: CN107844831A
• 公開（公告）日: 2018-03-27
• 發(fā)明（設(shè)計）人: 張犁;柯成仁;徐欣冉;黃蓉;唐潮;李甫;石光明
• 申請（專利權(quán)）人: 西安電子科技大學
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06F9/38;G06T1/20
• 代理公司: 陜西電子工業(yè)專利中心61205
• 代理人: 韋全生,王品華

技術(shù)領(lǐng)域

本發(fā)明屬于圖像處理技術(shù)領(lǐng)域，涉及一種神經(jīng)網(wǎng)絡(luò)處理機，具體涉及一種基于TTA架構(gòu)的神經(jīng)網(wǎng)絡(luò)處理機，可應(yīng)用于圖像處理系統(tǒng)中進行圖像高速并行實時處理和識別。

背景技術(shù)

TTA架構(gòu)是經(jīng)典超長指令字VLIW架構(gòu)的拓展。經(jīng)典的VLIW架構(gòu)比較復(fù)雜，為了降低VLIW架構(gòu)的復(fù)雜度，Corporaal等人提出了TTA架構(gòu)，TTA架構(gòu)包括功能單元與數(shù)據(jù)交換網(wǎng)絡(luò)兩個部分，是一種可編程架構(gòu)，結(jié)構(gòu)簡單，指令執(zhí)行效率高。每個功能單元工作相對獨立，并行性高。

人工神經(jīng)網(wǎng)絡(luò)是基于生物學中神經(jīng)網(wǎng)絡(luò)的基本原理，在理解和抽象了人腦結(jié)構(gòu)和外界刺激響應(yīng)機制后，以網(wǎng)絡(luò)拓撲知識為理論基礎(chǔ)，模擬人腦的神經(jīng)系統(tǒng)對復(fù)雜信息的處理機制的一種數(shù)學模型，具有高度的并行性。人工神經(jīng)網(wǎng)絡(luò)處理機是基于人工神經(jīng)網(wǎng)絡(luò)構(gòu)造的一種具體應(yīng)用系統(tǒng)，它在生產(chǎn)生活中扮演著重要角色。

目前的人工神經(jīng)網(wǎng)絡(luò)處理機主采用設(shè)計ASIC的方法來實現(xiàn)。ASIC是一種純硬件電路，速度快，功耗低。采用ASIC實現(xiàn)人工神經(jīng)網(wǎng)絡(luò)時，一般的做法是神經(jīng)網(wǎng)絡(luò)中有一個神經(jīng)元，硬件電路就做一個神經(jīng)元，這種做法對小規(guī)模神經(jīng)網(wǎng)絡(luò)是行得通的，但是，隨著神經(jīng)網(wǎng)絡(luò)的發(fā)展，神經(jīng)網(wǎng)絡(luò)的規(guī)模日益增大，使得神經(jīng)元的個數(shù)不斷增多，再采取這種做法是不現(xiàn)實的；ASIC采用集成電路工藝，設(shè)計過程復(fù)雜，而且一旦電路設(shè)計完成，就無法修改，缺乏靈活性。

綜上所述，目前的人工神經(jīng)網(wǎng)絡(luò)處理機，盡管速度快、功耗低，但設(shè)計缺乏靈活性，且無法支持任意大規(guī)模的神經(jīng)網(wǎng)絡(luò)。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)存在的缺陷，提出了一種基于TTA架構(gòu)的神經(jīng)網(wǎng)絡(luò)處理機，旨在兼顧低功耗和高速度的同時，增大處理機支持的神經(jīng)網(wǎng)絡(luò)規(guī)模，并提高處理機設(shè)計的靈活性。

為實現(xiàn)上述目的，本發(fā)明采取的技術(shù)方案為：

一種基于TTA架構(gòu)的神經(jīng)網(wǎng)絡(luò)處理機，包括數(shù)據(jù)交換網(wǎng)絡(luò)和與該數(shù)據(jù)交換網(wǎng)絡(luò)通過TTA架構(gòu)模式連接的多個功能單元，所述多個功能單元包括SD卡模塊、DDR3SDRAM模塊、指令地址計數(shù)器、指令存儲單元、指令譯碼單元、圖像存儲單元、神經(jīng)網(wǎng)絡(luò)運算單元、神經(jīng)網(wǎng)絡(luò)中間層輸出結(jié)果寄存器和特征分類器，所述數(shù)據(jù)交換網(wǎng)絡(luò)、指令地址計數(shù)器、指令存儲單元、指令譯碼單元、圖像存儲單元、神經(jīng)網(wǎng)絡(luò)運算單元、神經(jīng)網(wǎng)絡(luò)中間層輸出結(jié)果寄存器和特征分類器，通過可編程門陣列FPGA實現(xiàn)，其中：

SD卡模塊：用于存儲神經(jīng)網(wǎng)絡(luò)系統(tǒng)中的大規(guī)模數(shù)據(jù)，并作為上位機和內(nèi)存模塊傳輸數(shù)據(jù)的中轉(zhuǎn)站，實現(xiàn)與上位機的通信；

DDR3SDRAM模塊：用于為神經(jīng)網(wǎng)絡(luò)系統(tǒng)提供高速的存數(shù)和取數(shù)功能；

指令地址計數(shù)器：用于提供下一條將要執(zhí)行指令的地址；

指令存儲單元：用于存儲處理機的所有指令，并根據(jù)指令地址計數(shù)器提供的指令地址，輸出處理機將要執(zhí)行的指令；

指令譯碼單元：用于對指令存儲單元輸出的指令進行譯碼，獲取控制數(shù)據(jù)的傳輸?shù)目刂菩盘枺?/p>

圖像存儲單元：用于存儲作為神經(jīng)網(wǎng)絡(luò)第一層輸入信號的待識別圖像；

神經(jīng)網(wǎng)絡(luò)運算單元：包括多個神經(jīng)元，每個神經(jīng)元用于實現(xiàn)神經(jīng)網(wǎng)絡(luò)中最基本的乘法累加操作，通過指令對神經(jīng)網(wǎng)絡(luò)運算單元進行分時復(fù)用，可虛擬出任意多個神經(jīng)網(wǎng)絡(luò)運算單元；

神經(jīng)網(wǎng)絡(luò)中間層輸出結(jié)果寄存器：包括多個結(jié)果寄存器，用于存儲神經(jīng)網(wǎng)絡(luò)中間層神經(jīng)元的輸出結(jié)果，并將其作為下一層神經(jīng)元的輸入信號；

特征分類器：用于對高階圖像特征進行分類；

數(shù)據(jù)交換網(wǎng)絡(luò)：用于根據(jù)指令存儲單元輸出的指令，使數(shù)據(jù)在各功能單元之間進行傳輸，并當數(shù)據(jù)傳輸?shù)侥硞€功能單元時，觸發(fā)該功能單元進行相應(yīng)操作。

上述基于TTA架構(gòu)的神經(jīng)網(wǎng)絡(luò)處理機，所述指令存儲單元，其存儲的處理機的每一條指令包括條件碼、源地址、目的地址和立即數(shù)，其中，條件碼用于判斷本條子指令是否執(zhí)行，源地址用于為數(shù)據(jù)交換網(wǎng)絡(luò)提供源寄存器地址，目的地址用于為數(shù)據(jù)交換網(wǎng)絡(luò)提供目的寄存器地址，立即數(shù)用于當源地址為指定數(shù)值時為數(shù)據(jù)交換網(wǎng)絡(luò)提供立即數(shù)。

上述基于TTA架構(gòu)的神經(jīng)網(wǎng)絡(luò)處理機，所述神經(jīng)網(wǎng)絡(luò)運算單元，其中的每個神經(jīng)元作為TTA架構(gòu)的功能單元，多個神經(jīng)元彼此獨立，用于對輸入數(shù)據(jù)進行并行處理。

上述基于TTA架構(gòu)的神經(jīng)網(wǎng)絡(luò)處理機，所述特征分類器，包括權(quán)重存儲模塊、特征存儲模塊、線性神經(jīng)元模塊、比較模塊、標簽輸出模塊、LCD控制器和控制模塊，其中：

權(quán)重存儲模塊：用于存儲線性神經(jīng)元的權(quán)重和偏置；

特征存儲模塊：用于存儲高階圖像特征；