[發明專利]基于TTA架構的神經網絡處理機

在審

• 申請號: 201711102127.4
• 申請日: 2017-11-10
• 公開（公告）號: CN107844831A
• 公開（公告）日: 2018-03-27
• 發明（設計）人: 張犁;柯成仁;徐欣冉;黃蓉;唐潮;李甫;石光明
• 申請（專利權）人: 西安電子科技大學
• 主分類號: G06N3/063
• 分類號: G06N3/063;G06F9/38;G06T1/20
• 代理公司: 陜西電子工業專利中心61205
• 代理人: 韋全生,王品華

1.一種基于TTA架構的神經網絡處理機，其特征在于，包括數據交換網絡和與該數據交換網絡通過TTA架構模式連接的多個功能單元，所述多個功能單元包括SD卡模塊、DDR3SDRAM模塊、指令地址計數器、指令存儲單元、指令譯碼單元、圖像存儲單元、神經網絡運算單元、神經網絡中間層輸出結果寄存器和特征分類器，所述數據交換網絡、指令地址計數器、指令存儲單元、指令譯碼單元、圖像存儲單元、神經網絡運算單元、神經網絡中間層輸出結果寄存器和特征分類器，通過可編程門陣列FPGA實現，其中：

SD卡模塊：用于存儲神經網絡系統中的大規模數據，并作為上位機和內存模塊傳輸數據的中轉站，實現與上位機的通信；

DDR3SDRAM模塊：用于為神經網絡系統提供高速的存數和取數功能；

指令地址計數器：用于提供下一條將要執行指令的地址；

指令存儲單元：用于存儲處理機的所有指令，并根據指令地址計數器提供的指令地址，輸出處理機將要執行的指令；

指令譯碼單元：用于對指令存儲單元輸出的指令進行譯碼，獲取控制數據的傳輸的控制信號；

圖像存儲單元：用于存儲作為神經網絡第一層輸入信號的待識別圖像；

神經網絡運算單元：包括多個神經元，每個神經元用于實現神經網絡中最基本的乘法累加操作，通過指令對神經網絡運算單元進行分時復用，可虛擬出任意多個神經網絡運算單元；

神經網絡中間層輸出結果寄存器：包括多個結果寄存器，用于存儲神經網絡中間層神經元的輸出結果，并將其作為下一層神經元的輸入信號；

特征分類器：用于對高階圖像特征進行分類；

數據交換網絡：用于根據指令存儲單元輸出的指令，使數據在各功能單元之間進行傳輸，并當數據傳輸到某個功能單元時，觸發該功能單元進行相應操作。

2.根據權利要求1所述的基于TTA架構的神經網絡處理機，其特征在于，所述指令存儲單元，其存儲的處理機的每一條指令包括條件碼、源地址、目的地址和立即數，其中，條件碼用于判斷本條子指令是否執行，源地址用于為數據交換網絡提供源寄存器地址，目的地址用于為數據交換網絡提供目的寄存器地址，立即數用于當源地址為指定數值時為數據交換網絡提供立即數。

3.根據權利要求1所述的基于TTA架構的神經網絡處理機，其特征在于，所述神經網絡運算單元，其中的每個神經元作為TTA架構的功能單元，多個彼此獨立的神經元可實現對輸入數據的并行處理。

4.根據權利要求1所述的基于TTA架構的神經網絡處理機，其特征在于，所述特征分類器，包括權重存儲模塊、特征存儲模塊、線性神經元模塊、比較模塊、標簽輸出模塊、LCD控制器和控制模塊，其中：

權重存儲模塊：用于存儲線性神經元的權重和偏置；

特征存儲模塊：用于存儲高階圖像特征；

線性神經元模塊：包括多個線性神經元，用于對權重和輸入信號的乘積進行累加；

比較模塊：用于比較多個線性神經元的結果；

標簽輸出模塊：用于輸出比較模塊中具有最大結果的神經元標簽，作為對圖像的識別結果；

LCD控制器：用于控制識別結果的LCD顯示；

控制模塊：用于為權重存儲模塊、特征存儲模塊和比較模塊提供控制信號。

5.根據權利要求1所述的基于TTA架構的神經網絡處理機，其特征在于，所述數據交換網絡，由控制總線、通用數據傳輸總線和專用數據通路組成，其中，通用數據傳輸總線采用基于多端口寄存器堆的連接結構，用于集中各功能單元的源寄存器，形成第一寄存器堆，同時集中各功能單元的目的寄存器，形成第二寄存器堆，并將該兩個寄存器堆的對應端口相連接，專用數據通路包括SD卡模塊到DDR3SDRAM模塊的單向數據傳輸總線和DDR3SDRAM模塊到神經網絡運算單元的單向數據傳輸總線。

6.根據權利要求5所述的基于TTA架構的神經網絡處理機，其特征在于，所述第一個寄存器堆，其讀地址為指令存儲單元中指令的源寄存器地址，通過指令控制該寄存器堆四個輸出端口的數據輸出。

7.根據權利要求5所述的基于TTA架構的神經網絡處理機，其特征在于，所述第二個寄存器堆，其寫地址為指令存儲單元中指令的目的寄存器地址，通過指令控制該寄存器堆四個輸出端口的數據輸入。

8.根據權利要求5所述的基于TTA架構的神經網絡處理機，其特征在于，所述SD卡模塊到DDR3SDRAM模塊的單向數據傳輸總線，由FIFO模塊和串并轉換電路組成，其中FIFO模塊用于對SD卡模塊與DDR3SDRAM模塊之間的時鐘速率進行匹配，串并轉換電路用于對SD卡模塊與DDR3SDRAM模塊之間的數據位寬進行匹配。