[發明專利]包括溝道結構的半導體器件

有效

• 申請號: 201711076689.6
• 申請日: 2017-11-06
• 公開（公告）號: CN108074935B
• 公開（公告）日: 2022-02-01
• 發明（設計）人: 孫龍勛;金潤載;南碩祐
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/11556
• 分類號: H01L27/11556;H01L27/11582
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王新華

本公開提供了包括溝道結構的半導體器件。一種半導體器件包括設置在半導體襯底上的堆疊結構。堆疊結構包括交替堆疊的層間絕緣層和柵電極。多個分隔圖案設置為穿透堆疊結構。溝道結構設置在所述多個分隔圖案中的兩個相鄰的分隔圖案之間。溝道結構包括插置在堆疊結構與半導體襯底之間同時與半導體襯底接觸的水平部分，并且包括在垂直方向上從水平部分延伸并穿透堆疊結構的垂直部分。下部結構插置在水平部分與分隔圖案之間。電介質結構插置在垂直部分與堆疊結構之間并在水平部分與堆疊結構之間延伸。

技術領域

本公開涉及包括溝道結構的半導體器件以及形成該半導體器件的方法。

背景技術

為了提高半導體器件的集成度，已經提出了包括三維垂直晶體管而不是二維平面晶體管的半導體器件。通常，垂直NAND(V-NAND)閃速存儲器件包括多個柵電極以及形成于在垂直方向上穿過所述多個柵電極的溝道孔中的柵極絕緣層和溝道層。溝道層可以與通過從半導體襯底的被溝道孔暴露的部分生長形成的外延層接觸。因此，溝道層可以通過外延層連接到半導體襯底的一部分。為了將溝道層連接到外延層，柵極絕緣層可以被共形地沉積，柵極絕緣層的一部分可以被蝕刻以暴露外延層，并且溝道層可以被沉積，因此允許暴露的外延層與溝道層接觸。因而，為了允許外延層與溝道層接觸，經常使用蝕刻柵極絕緣層的一部分并暴露外延層的工藝。為了執行蝕刻柵極絕緣層的一部分并暴露外延層的工藝，溝道孔的尺寸通常需要足夠大。當這樣的溝道孔形成為相對小時，可能發生較大量的工藝缺陷。

因此，盡管溝道孔的尺寸減小，但是提供其中溝道層被穩定地連接到半導體襯底的方法和結構將是有益的。

發明內容

本發明構思的一方面可以提供具有增大的集成度的半導體器件。

根據本發明構思的一方面，提供一種半導體器件。該半導體器件包括設置在半導體襯底上的堆疊結構。堆疊結構包括交替堆疊的層間絕緣層和柵電極。半導體襯底包括設置在其上的多個分隔圖案。分隔圖案穿透堆疊結構。溝道結構設置在所述多個分隔圖案中的兩個相鄰的分隔圖案之間。溝道結構包括插置在堆疊結構與半導體襯底之間同時與半導體襯底接觸的水平部分，并包括在垂直方向上從水平部分延伸并穿透堆疊結構的多個垂直部分。下部結構被插置在水平部分與分隔圖案之間。電介質結構被插置在所述多個垂直部分與堆疊結構之間，并在水平部分與堆疊結構之間延伸。

根據本發明構思的一方面，提供一種半導體器件。該半導體器件包括設置在半導體襯底上的多個柵電極。溝道結構包括與半導體襯底接觸并設置在所述多個柵電極下面的水平部分，并包括在垂直方向上從水平部分延伸并穿透所述多個柵電極的多個垂直部分。電介質結構覆蓋水平部分的上表面，在所述多個垂直部分的側表面上延伸，并插置在所述多個垂直部分與所述多個柵電極之間。下部結構被插置在所述多個柵電極與半導體襯底之間。下部結構的下表面與水平部分的下表面共平面。

根據本發明構思的一方面，提供一種半導體器件。該半導體器件包括設置為與半導體襯底間隔開的堆疊結構。堆疊結構包括交替堆疊的層間絕緣層和柵電極。穿透堆疊結構的多個分隔圖案設置在半導體襯底上。雜質區域設置在半導體襯底中并與分隔圖案相鄰。溝道結構設置在所述多個分隔圖案中的兩個相鄰的分隔圖案之間。溝道結構包括與半導體襯底接觸的水平部分和在垂直方向上從水平部分延伸并穿透堆疊結構的多個垂直部分。下部結構被插置在水平部分與分隔圖案之間。

附圖說明

從以下結合附圖的詳細描述，本發明構思的以上和其它的方面、特征以及其它優點將被更清楚地理解，附圖中：

圖1是根據本發明構思的示例實施方式的半導體器件的示意方框圖；

圖2是示出根據示例實施方式的半導體器件的存儲單元陣列的電路圖；

圖3是示出根據示例實施方式的半導體器件的示例的俯視圖；

圖4是示出根據示例實施方式的半導體器件的示例的剖視圖；

圖5是示出根據示例實施方式的半導體器件的示例的局部放大圖；