[發明專利]一種多處理器平臺的上下電和復位控制裝置

有效

• 申請號: 201711057918.X
• 申請日: 2017-11-01
• 公開（公告）號: CN107992179B
• 公開（公告）日: 2020-08-11
• 發明（設計）人: 鮮于琳;曾文兵;王明博;張銳;查坤;馮小利;陳輝
• 申請（專利權）人: 湖北三江航天萬峰科技發展有限公司
• 主分類號: G06F1/24
• 分類號: G06F1/24;G06F1/26
• 代理公司: 武漢東喻專利代理事務所(普通合伙) 42224
• 代理人: 方可

本發明公開了一種多處理器平臺的上下電和復位順序控制裝置，包括FPGA、第一電源控制模塊和第一電源轉換模塊；FPGA接收第一電源控制模塊發出的上電信號后，按照設定的上電控制邏輯依次輸出電壓控制信號，第一電源轉換模塊根據接收的電壓控制信號將外部供電電源轉換為相應的工作電壓以控制多處理器平臺上電；FPGA根據設定的復位控制邏輯依次輸出復位信號，多處理器平臺依次執行復位操作；FPGA接收第一電源控制模塊發出的下電信號后，按照下電控制邏輯依次輸出電壓控制信號，第一電源轉換模塊根據接收的電壓控制信號控制多處理器平臺下電；本發明通過FPGA靈活控制多處理器平臺的上、下電和復位順序，使新研制的主板在調試中可以節省大量時間和精力，避免設計風險。

技術領域

本發明屬于自動化控制技術領域，更具體地，涉及一種多處理器平臺的上下電和復位控制裝置。

背景技術

一些嵌入式系統應用中為了追求更高性能，常常采用多個芯片組成多處理器平臺的架構，比如TI公司發布的一款高性能DSP芯片--C6713芯片，由此涉及到多處理器平臺中各芯片與外圍模塊的上電時序及復位問題。在設計多處理器平臺的主板的過程中，控制主板上電及復位時序主要是通過選用帶有可編程上電時序的電源芯片或通過調節電阻和電容的充放電延遲的方法來實現，帶上電時序的電源芯片是通過配置特定容值的電容來實現的，電容選定后想要改變需要解焊復裝；這些方法一方面需要額外的成本，另一方面存在控制不靈活的弊端，尤其是對于新研發的主板進行調試時，由于需要匹配合適的電容電阻，會非常耗時且存在匹配失敗需要頻繁拆焊復裝的風險，甚至會因為匹配失敗而損壞整個主板，帶來嚴重后果。

發明內容

針對現有技術的以上缺陷或改進需求，本發明提供了一種多處理器平臺的上下電和復位控制裝置，使用現場可編程門陣列(Field－Programmable Gate Array，FPGA)來靈活控制多處理器平臺主板的上電、下電和復位順序，可得新研制的主板在調試中可以節省大量時間和精力，并避免電容電阻不匹配損壞主板。

為實現上述目的，按照本發明的一個方面，提供了一種多處理器平臺的上下電和復位順序控制裝置，包括FPGA、第一電源控制模塊和第一電源轉換模塊；

第一電源控制模塊的輸入端與外部供電電源相連，輸出端與FPGA的輸入端相連；FPGA的第一輸出端與第一電源轉換模塊的第一輸入端相連，第二輸出端與多處理器平臺的第一輸入端相連；第一電源轉換模塊的第二輸入端與外部供電電源相連，其輸出端與多處理器平臺的第二輸入端相連；

通過FPGA設定多處理器平臺上各模塊的復位控制邏輯，并根據多處理器平臺上各模塊的不同工作電壓分別設定其上電和下電控制邏輯；

FPGA接收第一電源控制模塊發出的上電信號后，按照設定的上電控制邏輯依次輸出電壓控制信號，第一電源轉換模塊根據接收的不同電壓控制信號將外部供電電源轉換為相應的工作電壓以控制多處理器平臺依次上電；上電完成后，FPGA根據設定的復位控制邏輯依次輸出復位信號，多處理器平臺依次執行復位操作；

FPGA接收第一電源控制模塊發出的下電信號后，按照設定的下電控制邏輯依次輸出電壓控制信號，第一電源轉換模塊根據接收的不同電壓控制信號控制多處理器平臺依次下電。

優選的，上述上下電和復位順序控制裝置，還包括第二電源轉換模塊和第二電源控制模塊；

第二電源控制模塊的輸入端連接外部電源，其輸出端分為兩路，一路與第一電源轉換模塊的第二輸入端相連，另一路與第二電源轉換模塊的輸入端相連，第二電源轉換模塊的輸出端與第一電源控制模塊的輸入端相連；

第二電源控制模塊用于驅動第二電源轉換模塊將外部供電電源轉換為FPGA的工作電源。

優選的，上述上下電和復位順序控制裝置，其特征在于，所述處理器為C6713芯片。