[發(fā)明專利]一種多處理器平臺的上下電和復(fù)位控制裝置

有效

• 申請?zhí)枺?/td>: 201711057918.X
• 申請日: 2017-11-01
• 公開（公告）號: CN107992179B
• 公開（公告）日: 2020-08-11
• 發(fā)明（設(shè)計）人: 鮮于琳;曾文兵;王明博;張銳;查坤;馮小利;陳輝
• 申請（專利權(quán)）人: 湖北三江航天萬峰科技發(fā)展有限公司
• 主分類號: G06F1/24
• 分類號: G06F1/24;G06F1/26
• 代理公司: 武漢東喻專利代理事務(wù)所(普通合伙) 42224
• 代理人: 方可

1.一種多處理器平臺的上下電和復(fù)位順序控制裝置，其特征在于，包括第二電源控制模塊、第二電源轉(zhuǎn)換模塊、FPGA、第一電源控制模塊和第一電源轉(zhuǎn)換模塊；

所述第二電源控制模塊的輸入端連接外部電源，其輸出端分為兩路，一路與第一電源轉(zhuǎn)換模塊的第一輸入端相連，另一路與所述第二電源轉(zhuǎn)換模塊的輸入端相連，第二電源轉(zhuǎn)換模塊的輸出端與第一電源控制模塊的輸入端相連；所述第一電源控制模塊的輸出端與FPGA的輸入端相連；所述第一電源轉(zhuǎn)換模塊的輸出端與多處理器平臺的第一輸入端相連；所述FPGA的第一輸出端與第一電源轉(zhuǎn)換模塊的第二輸入端相連，第二輸出端與多處理器平臺的第二輸入端相連；

所述第二電源控制模塊用于驅(qū)動所述第二電源轉(zhuǎn)換模塊將外部供電電源轉(zhuǎn)換為FPGA的工作電源；

通過所述FPGA設(shè)定多處理器平臺上各模塊的復(fù)位控制邏輯，并根據(jù)多處理器平臺上各模塊的不同工作電壓分別設(shè)定其上電和下電控制邏輯；

所述第一電源控制模塊包括第一電源開關(guān)和第二電源開關(guān)；其中，所述第一電源開關(guān)用于驅(qū)動FPGA根據(jù)設(shè)定的上電和復(fù)位控制邏輯輸出上電及復(fù)位信號，上電時開啟，下電時關(guān)閉；所述FPGA接收第一電源開關(guān)發(fā)出的上電信號后，按照設(shè)定的上電控制邏輯依次輸出電壓控制信號，第一電源轉(zhuǎn)換模塊根據(jù)接收的不同電壓控制信號將外部供電電源轉(zhuǎn)換為相應(yīng)的工作電壓以控制多處理器平臺依次上電；上電完成后，F(xiàn)PGA根據(jù)設(shè)定的復(fù)位控制邏輯依次輸出復(fù)位信號，多處理器平臺依次執(zhí)行復(fù)位操作；

所述第二電源開關(guān)用于驅(qū)動FPGA根據(jù)設(shè)定的下電控制邏輯輸出下電信號，下電時開啟，上電時關(guān)閉；所述FPGA接收第二電源開關(guān)發(fā)出的下電信號后，按照設(shè)定的下電控制邏輯依次輸出電壓控制信號，第一電源轉(zhuǎn)換模塊根據(jù)接收的不同電壓控制信號控制多處理器平臺依次下電。

2.如權(quán)利要求1所述的上下電和復(fù)位順序控制裝置，其特征在于，所述處理器為C6713芯片。

3.如權(quán)利要求2所述的上下電和復(fù)位順序控制裝置，其特征在于，所述多處理器平臺的工作電壓包括28V，5V，3.3V，1.8V和±15V，所述第一電源轉(zhuǎn)換模塊將28V DC電源轉(zhuǎn)換為5V工作電源，再將5V工作電源轉(zhuǎn)換為3.3V，1.8V和±15V的工作電源；

所述第二電源轉(zhuǎn)換模塊將28V DC電源轉(zhuǎn)換為FPGA所需的3.3V工作電源。

4.如權(quán)利要求3所述的上下電和復(fù)位順序控制裝置，其特征在于，所述多處理器平臺主板上電的電壓順序為：28V、5V、3.3V、1.8V、±15V。

5.如權(quán)利要求1所述的上下電和復(fù)位順序控制裝置，其特征在于，所述多處理器平臺主板的復(fù)位順序為：處理器、FLASH、CPLD、通信電路。

6.如權(quán)利要求3所述的上下電和復(fù)位順序控制裝置，其特征在于，所述多處理器平臺主板下電的電壓順序為：±15V、1.8V、3.3V、5V、28V。

7.如權(quán)利要求5所述的上下電和復(fù)位順序控制裝置，其特征在于，所述多個處理器同時進行復(fù)位。

8.如權(quán)利要求5所述的上下電和復(fù)位順序控制裝置，其特征在于，所述通信電路包括以太網(wǎng)模塊、422模塊和CAN模塊，所述以太網(wǎng)模塊、422模塊和CAN模塊同時進行復(fù)位。

9.如權(quán)利要求1所述的上下電和復(fù)位順序控制裝置，其特征在于，所述多處理器平臺的上電、復(fù)位和下電順序，以及信號脈寬可通過修改FPGA的控制邏輯來實現(xiàn)。