[發明專利]檢測PCIe芯片異常的方法及計算機設備

有效

• 申請號: 201711044736.9
• 申請日: 2017-10-31
• 公開（公告）號: CN109726055B
• 公開（公告）日: 2021-01-12
• 發明（設計）人: 柴峰;陳加懷;李道宏
• 申請（專利權）人: 華為技術有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22;G06F11/263
• 代理公司: 北京三高永信知識產權代理有限責任公司 11138
• 代理人: 羅振安

一種檢測PCIe芯片異常的方法及計算機設備，所述計算機設備包括：CPU、與CPU耦合的PCIe芯片，以及與PCIe芯片耦合的CPLD；其中，PCIe芯片的心跳信號引腳與CPLD的信號檢測引腳電性連接，PCIe芯片通過心跳信號引腳向CPLD輸出心跳信號，心跳信號用于指示PCIe芯片是否正常工作。CPLD用于根據信號檢測引腳獲取的心跳信號確定PCIe芯片是否正常工作；當確定PCIe芯片異常工作時，控制PCIe芯片下電。本申請實施例通過硬件手段檢測PCIe芯片是否正常工作，并在檢測出PCIe芯片異常時，通過硬件手段斷開PCIe芯片與CPU之間的鏈路，從而提高異常檢測速度，且更為及時地斷鏈。

技術領域

本申請實施例涉及通信技術領域，特別涉及一種檢測高速外圍組件互連(Peripheral Component Interface express，PCIe)芯片異常的方法及計算機設備。

背景技術

PCIe是一種高性能、高帶寬的串行通訊互連標準。PCIe技術廣泛應用于個人電腦、服務器和數據中心等計算機設備中。

PCIe芯片是指支持PCIe標準的芯片，如PCIe交換(Switch)芯片、非透明橋(Non-transparant Bridge，NTB)芯片等。PCIe芯片通常與計算機設備的中央處理器(CentralProcessing Unit，CPU)相連，用于轉發CPU下發的報文。PCIe芯片在工作時，會因為代碼執行異常、報文壓力大、物理特性老化等因素，出現異常工作的情況。

當PCIe芯片異常工作時，其無法繼續處理CPU下發的報文，如果此時CPU與PCIe芯片之間的PCIe鏈路并未斷開，CPU在未感知PCIe芯片異常工作的情況下，會等待PCIe芯片向CPU反饋報文的回應，后續需要下發給PCIe芯片的報文會不斷放到CPU的緩沖區中，直至CPU的緩沖區溢出時報錯。

在現有技術中，CPU通過軟件手段檢測PCIe芯片是否正常工作，并在檢測出PCIe芯片異常工作時，通過軟件手段斷開CPU與PCIe芯片之間的PCIe鏈路。具體來講，CPU中的軟件程序采用輪詢的方式訪問PCIe芯片，當連續訪問失敗的次數達到預設次數(如3次)時，該軟件程序斷開CPU與PCIe芯片之間的PCIe鏈路。

在現有技術中，由于是通過軟件手段檢測PCIe芯片異常和執行斷鏈操作，存在檢測速度慢，斷鏈不夠及時的問題。

發明內容

本申請實施例提供了一種檢測PCIe芯片異常的方法及計算機設備，可用于解決現有技術中通過軟件手段檢測PCIe芯片異常和執行斷鏈操作，所存在的檢測速度慢，斷鏈不夠及時的問題。

一方面，本申請實施例提供一種計算機設備，該計算機設備包括：CPU、與CPU耦合的PCIe芯片，以及與PCIe芯片耦合的復雜可編程邏輯器件(Complex Programmable LogicDevice，CPLD)。PCIe芯片的心跳信號引腳與CPLD的信號檢測引腳電性連接，PCIe芯片通過心跳信號引腳向CPLD輸出心跳信號，該心跳信號用于指示PCIe芯片是否正常工作。CPLD用于根據信號檢測引腳獲取的心跳信號確定PCIe芯片是否正常工作；當確定PCIe芯片異常工作時，控制PCIe芯片下電。

本申請實施例提供的方案中，通過CPLD根據PCIe芯片輸出的心跳信號檢測PCIe芯片是否正常工作，并在檢測出PCIe芯片異常工作時，通過控制PCIe芯片下電，使得PCIe芯片與CPU之間的PCIe鏈路斷開，實現對PCIe芯片的異常檢測及斷鏈操作。由于CPLD本身的特性，其處理速度相對于軟件來說更快，且不會受到CPU因報文下發阻塞而導致卡慢甚至掛死的影響，從而能夠快速地檢測出PCIe芯片異常；且采用對PCIe芯片下電的方式使得PCIe芯片與CPU之間的PCIe鏈路斷開，使得斷鏈更加及時、快速。

在一個可能的設計中，心跳信號為預設頻率的方波信號。CPLD還用于當心跳信號的高電平持續時間或低電平持續時間大于預設閾值時，確定PCIe芯片異常工作。