[發(fā)明專利]一種算法驗證裝置

在審

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• 申請日: 2017-10-31
• 公開（公告）號: CN107544911A
• 公開（公告）日: 2018-01-05
• 發(fā)明（設(shè)計）人: 張毓
• 申請（專利權(quán)）人: 南京火零信息科技有限公司
• 主分類號: G06F11/36
• 分類號: G06F11/36;H04L12/26
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本裝置涉及FPGA和通信領(lǐng)域，具體涉及一種算法驗證的裝置，可用于快速、有效的驗證通信算法。

背景技術(shù)

通信產(chǎn)品開發(fā)過程中，要先用matlab或C語言等進(jìn)行物理層算法的開發(fā)和驗證，然后才能進(jìn)行硬件設(shè)計。這其中很重要的一步是對物理層算法的驗證。

傳統(tǒng)的算法驗證一般分軟件方式和硬件方式兩種：

（1）軟件方式需要建立信道模型，然后收、發(fā)的算法模塊通過該模型進(jìn)行通信。受模型準(zhǔn)確度的限制，很難貼近真實的物理信道，有時甚至相差甚遠(yuǎn)。

（2）硬件方式要設(shè)計電路，或者把算法轉(zhuǎn)換成HDL語言，編譯、布局布線、下載到FPGA上。硬件設(shè)計需要很長時間，動輒幾周甚至數(shù)月。而且每次算法變動，都要更改硬件設(shè)計，導(dǎo)致驗證的迭代周期很長。

可見，軟件方式比較快，但不是實際的物理信道；硬件方式慢，但可以在實際信道上測試。

如果將這兩種方式結(jié)合，揚(yáng)長避短，則可以快速、有效的驗證通信算法。

目前相關(guān)的做法是：算法軟件（電腦上），接數(shù)據(jù)緩存裝置，再接模擬前端。其中，數(shù)據(jù)緩存裝置用于存儲算法生成的發(fā)送數(shù)據(jù)并傳給模擬前端的DAC，并把模擬前端的ADC數(shù)據(jù)轉(zhuǎn)發(fā)給電腦。模擬前端中的接收部分一般比較復(fù)雜，包括線路耦合、增益調(diào)節(jié)、濾波、ADC等，大部分為模擬電路。可見，這種方式中的緩存裝置、模擬前端都需要專門設(shè)計硬件，仍然需要不小的工作量。

本裝置進(jìn)一步減少了硬件設(shè)計的工作量，直接把通信算法放到實際環(huán)境中測試，加快算法驗證的迭代。

發(fā)明內(nèi)容

本裝置的設(shè)計思路是，盡量減少算法驗證所需要的硬件開發(fā)，即用通用的器件和儀器替代為了驗證某算法而專門開發(fā)的硬件。具體是：

本裝置分為發(fā)送和接收兩部分：

發(fā)送部分包括電腦、FPGA板、模擬前端，電腦通過JTAG線連接FPGA板，F(xiàn)PGA板連接模擬前端，其中電腦上運行matlab和Quartus軟件，matlab上運行通信算法并生成發(fā)送數(shù)據(jù)，Quartus把發(fā)送數(shù)據(jù)通過JTAG下載到FPGA的內(nèi)嵌RAM中，F(xiàn)PGA的ADC接口控制電路把RAM中的數(shù)據(jù)傳給模擬前端的ADC，ADC輸出的模擬信號通過線路接口連接到通信線路；

接收部分包括電腦、數(shù)字示波器、模擬前端，示波器探頭從模擬前端的線路接口處拾取接收信號，示波器采到的數(shù)據(jù)通過USB線傳給電腦，電腦上運行的matlab運行通信算法并處理示波器接收到的數(shù)據(jù)。

相應(yīng)的具體操作過程是：

第一步，在Quartus建立新工程，包含RAM和ADC接口電路，編譯并配置到FPGA中；

第二步，待驗證的算法在matlab上運行，生成發(fā)送數(shù)據(jù)并轉(zhuǎn)換成mif格式的文件；

第三步，Quartus調(diào)用其工具“In-System Memory Content Editor”將第二步的mif文件更新到RAM中；

第四步，ADC接口電路把RAM中數(shù)據(jù)發(fā)送到ADC，生成模擬信號傳到通信線路上；

第五步，用示波器探頭從模擬前端的線路接口處拾取接收信號，手動調(diào)節(jié)示波器的垂直增益旋鈕使波形進(jìn)入合適范圍，手動調(diào)節(jié)示波器時基旋鈕以獲得合適的采樣率；

第六步，用電腦上的示波器驅(qū)動取得示波器采到的數(shù)據(jù)并以文件形式存到硬盤；

第七步，matlab讀取接收到的數(shù)據(jù)文件，并運行算法來處理該數(shù)據(jù)，得到解調(diào)的結(jié)果數(shù)據(jù)；

第八步，將解調(diào)的結(jié)果數(shù)據(jù)與原來的發(fā)送數(shù)據(jù)進(jìn)行比對，來檢驗算法的收發(fā)效果，如果收發(fā)效果不達(dá)標(biāo)，則修改算法并重復(fù)第二步到第八步。

在上述裝置中，發(fā)送部分利用了業(yè)內(nèi)通用的FPGA和Quartus軟件，在接收部分利用了常見的數(shù)字示波器。示波器中的采樣、增益調(diào)節(jié)、DAC等功能替代了傳統(tǒng)模擬前端接收部分的相關(guān)功能。這樣，為了驗證算法而設(shè)計的硬件就很少，只有ADC部分和線路接口電路。

該裝置的有益效果是，通信算法可以直接放到實際環(huán)境中測試，從而直接而有效的檢驗了算法；同時，由于使用了通用的儀器和器件，易于操作，并使得為驗證而做的硬件開發(fā)減少到最少。這樣的驗證既有效又快速。

附圖說明

圖1 為本裝置的框圖。